文章核心观点 - 二维半导体作为超越硅的下一代沟道材料，已被全球领先半导体公司和研究机构纳入后硅时代技术路线图，其商业化进程正在加速 [1] - 实现二维半导体商业化的最大技术障碍是高质量的栅极堆叠集成技术，现有硅基工艺直接应用会导致界面缺陷和漏电流等问题 [1] - 首尔国立大学李哲浩教授团队的研究制定了二维晶体管栅极堆叠工程的全面路线图，通过定量基准测试和分类评估，为行业提供了系统性的发展蓝图 [2][3][4] - 该研究不仅证实了超低功耗、高性能二维晶体管的可行性，还提出了面向未来单片三维集成和后段工艺兼容的具体技术方向，对推动AI半导体、移动芯片等下一代ICT基础设施至关重要 [4] 二维半导体技术背景与挑战 - 硅基CMOS技术随着技术节点进入亚纳米领域，进一步微缩受到物理和静电限制，二维半导体因其在原子厚度下仍能保持电学特性而成为有前景的替代材料 [1][7] - 二维半导体具有更短的特征长度，能更好地抵抗短沟道效应，并且其低温生长特性使其与后端工艺兼容，有利于实现单片三维垂直集成 [8] - 当前主要挑战在于二维半导体表面化学惰性，缺乏原子层沉积的成核位点，导致高质量栅极堆叠集成困难，引发界面陷阱密度高和栅极漏电流等问题 [9][13] 栅极堆叠集成方法分类与评估 - 研究将栅极堆叠集成方法分为五类：范德华电介质、范德华氧化电介质、准范德华电介质、范德华种子电介质和非范德华种子电介质 [3][13] - 每种方法根据界面陷阱密度、等效氧化层厚度、栅极漏电流密度等关键指标进行定量评估，并与国际器件与系统路线图目标进行对比 [3][14][16][18] - 范德华和范德华种子电介质通常能实现较低的界面陷阱密度，但在介电常数和可扩展性方面存在局限；非范德华种子电介质与现有CMOS工艺兼容性好，但界面陷阱密度较高 [18] 关键性能指标与IRDS基准对比 - 关键性能指标包括导通电流、栅极漏电流密度、亚阈值摆幅、阈值电压和电源电压，研究将其与IRDS设定的2031年目标进行对比 [12][22][23][24][26][27] - IRDS目标要求到2031年，等效氧化层厚度和电容等效厚度分别减小到0.5纳米和0.9纳米以下，高性能器件的亚阈值摆幅应低于70 mV dec⁻¹ [12] - 研究表明，部分二维晶体管在亚阈值摆幅和栅极漏电流密度等指标上已接近或满足IRDS要求，但在导通电流和阈值电压控制方面仍需改进 [26][27][28][29] 铁电嵌入式栅极堆叠的应用潜力 - 将铁电材料嵌入栅极堆叠可实现额外功能，如非易失性存储器、逻辑存储器器件以及利用负电容效应的超低功耗晶体管 [30][31] - 铁电场效应晶体管能够实现沟道电位的非易失性调制，而负电容场效应晶体管可以突破热电子极限，实现亚热电子摆幅 [30][36] - 多种铁电材料体系被研究，其中掺杂锆的氧化铪和氮化铝钪因在CMOS兼容性、可扩展性和稳定性方面的优势而显得尤为有前景 [33][36] 未来技术挑战与发展方向 - 主要技术挑战包括实现积极的等效氧化层厚度微缩、降低界面陷阱密度、确保与CMOS制造协议兼容并满足晶圆级均匀性 [37][38][39] - 针对后端工艺集成，热预算必须保持在400°C以下，同时需要开发p型MOSFET的栅极堆叠技术，以实现全CMOS逻辑电路 [37][38] - 随着器件向三维架构演进，可靠性问题变得愈发重要，需要开发能够解释关键故障机制的预测性模型，并优化接触工程以将接触电阻降至量子极限 [39][40][41]

公众号记得加星标⭐️，第一时间看推送不会错过。 众所周知，大多数当代半导体依赖于硅基互补金属氧化物半导体 (CMOS) 技术。过去几十年 来，这项技术推动了性能和集成密度的提升。然而，随着技术节点进入亚纳米 (nm) 领域，进一 步的微缩越来越受到物理和静电限制。因此，二维 (2D) 半导体作为超越硅的沟道材料，因其即 使在原子厚度下也能保持其电学特性，而受到越来越多的关注。 值得注意的是，包括三星、台积电、英特尔、IMEC在内的全球领先半导体公司和研究机构，已将二 维半导体晶体管作为下一代技术纳入其后硅时代（2030年代中期以后）的技术路线图，并启动了大量 研发项目。因此，二维半导体正从一项长期发展前景转变为全球半导体行业快速崛起的下一代核心技 术。 然而，目前二维半导体商业化面临的最大障碍是栅极堆叠集成技术。作为静电控制沟道导电的核心结 构，栅极堆叠的质量决定了器件的性能和稳定性。然而，将现有的硅晶体管工艺直接应用于二维半导 体，不仅会降低电介质的质量，还会导致界面缺陷、漏电流等问题。开发适合二维界面的新材料和工 艺集成被认为是实现二维半导体商业化的关键任务。 近日，首尔国立大学工程学院宣布，由电气与计算 ...