韬定律的发布与核心观点 - 华为正式发布“韬（τ）定律”，提出以“时间缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则，通过压缩信号传播时延来驱动性能、能效和晶体管密度的持续提升 [2] - 韬定律的发布标志着国内集成电路设计思路的转变，从单纯追求更小制程节点转向以先进封装为核心的多层立体设计 [1][5] - 华为预计，到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平 [2][3][20] 行业背景与挑战 - 摩尔定律（几何缩微）面临物理极限和经济效益双重挑战：晶体管尺寸缩小带来的性能提升在7纳米及以下制程后快速收窄，且2纳米节点单颗芯片设计预算已超过10亿美元 [2][10][12] - 登纳德缩放规则在2005年前后失效，导致芯片功耗密度上升、发热加剧，出现“暗硅”现象 [9] - 对于无法获取顶尖光刻设备的企业，发展受限问题显现更早，产业承压更为严峻 [13] 韬定律的理论框架与路径 - 韬定律构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系，以系统性降低特征时间常数τ为目标 [2][15] - 该定律将时间本身确立为芯片迭代的核心优化指标，衡量标准是信号在芯片中完成一次完整操作所需的时间，而非制程工艺 [15][16] - 提出代际迭代公式：下一代的τ等于当前τ除以一个缩放系数α，该系数因场景而异（如手机端每年约1.3倍，AI场景可达每年10倍），不同行业可按各自需求决定迭代速度 [17] - 华为过去六年基于此路线设计并量产了381款芯片，覆盖移动、AI、汽车、工业等多个领域 [5] 核心技术：逻辑折叠 - 逻辑折叠是韬定律落地的第一项核心技术，针对7纳米以下制程中金属互连线路延迟成为主要制约因素的问题 [18] - 该技术将关键电路拆分到纵向堆叠的多层芯片上，通过混合键合实现3D垂直互联，大幅缩短信号走线长度，从而降低关键路径延迟 [18] - 逻辑折叠的具体做法可能将高速信号部分的金属互联单独分到第二片晶圆上，为主晶圆腾出布线空间以增加有效晶体管数量 [18] 实测性能与未来目标 - 2026款麒麟芯片实测数据：晶体管密度从上一代的每平方毫米1.55亿颗提升至2.38亿颗，单代涨幅55%；核心能效提升41%；最高主频涨幅接近13%，达到3.1GHz；SRAM运行主频提升超过40%；时钟缓冲器数量减少超一半，布线长度缩减约30% [19] - 以上提升均在固定制程节点内取得，未采用新的光刻工艺 [19] - 麒麟芯片后续主频迭代计划：2027年目标3.39GHz，2028年目标3.71GHz，2029年目标4GHz；到2031年，晶体管密度目标突破每平方毫米4亿颗 [20] - 昇腾系列AI芯片预计在2030年前后引入逻辑折叠技术；到2035年，AI硬件集成度预计将增长超过100倍 [21] 对产业链的影响 - 事件发布当日，科创50指数暴涨5.88%，创历史新高；半导体产业链公司股价批量大涨，如中芯国际涨幅18.78%，华虹公司涨幅20%，盛美上海涨幅17.75%，拓荆科技涨幅16.86%，华大九天涨幅15.04%等 [4][24] - 韬定律的发布标志着国产半导体正式在混合键合和3D堆叠方向进行系统性投入，对晶圆厂、封装企业和EDA公司都有直接影响 [23] - 逻辑折叠路线意味着多层、多次的光刻、薄膜沉积、掩膜和清洗工序，对半导体设备和材料的需求是上升的（堆两层，设备和材料用量比平面方案多接近一倍） [23] - 韬定律与摩尔定律不是替代关系，而是各管空间密度与时间效率，最好的方案是两条路线齐头并进 [23] 面临的挑战与未解难题 - EDA工具链：现有为平面时代开发的芯片设计软件无法适配逻辑折叠的多层整体处理需求，华为已开发初步内部工具链，并称面向τ缩放的开源EDA工具链是“未来十年最核心的基础支撑投入” [26] - 晶圆间的工艺偏差：不同批次或工艺节点的晶圆键合后，电气参数差异对时钟信号分布和时序裕量构成压力 [26] - 能耗控制：τ是时间准则而非能耗准则，系统运行速度提升可能伴随功耗增长，韬定律必须搭配完整的能耗优化体系才能在产品中落地 [26] - 性能评测标准：现有行业基准测试（如Linpack, MLPerf, SPEC）无法评估韬定律追求的全栈协同优化效果，需要建立能够量化系统各层级延迟分布的新基准测试体系 [27]