文章核心观点 - 人工智能与大规模语言模型的爆炸式增长正驱动全球半导体行业结构性重组，存储半导体成为AI工作负载的关键瓶颈，催生“内存超级周期”，对高带宽内存和下一代DRAM需求呈指数级增长 [2] - 传统二维DRAM的物理微缩已接近极限，行业正经历从平面架构向单片3D DRAM的根本性范式转变，以满足未来边缘AI、高性能计算等应用对功耗和密度的需求 [2][3] - 3D DRAM技术的发展是新材料、新封装和新架构的融合，其商业化进程将重塑半导体行业竞争格局，并决定谁能主导AI时代的计算基础设施 [51][53][54] 传统二维DRAM的扩展性限制 - **1T1C架构的物理极限**：现代DRAM基于1晶体管1电容器单元结构，线宽微缩进入10纳米波段后暴露出严重的结构不稳定性 [5] - **电容器纵横比挑战**：在6F2结构下，为保持最小存储电容，电容器纵横比已超过40:1并逼近60:1，超高纵横比结构易导致弯曲、短路等制造缺陷 [6] - **电气泄漏加剧**：晶体管尺寸缩小削弱沟道控制，加剧栅极感应漏极泄漏和带间隧穿，导致数据保持时间缩短，刷新操作占用更多内存带宽，形成“内存墙”并增加功耗 [7] 过渡技术：垂直沟道晶体管 - **4F2 VCT架构优势**：通过优化位线与字线间距至2F，4F2单元结构相比传统6F2可减少芯片面积30%以上，垂直沟道便于实现环栅结构，提升静电控制能力 [8][10] - **VCT面临的技术挑战**：垂直硅沟道易引发浮体效应，导致阈值电压异常及读写错误，同时需控制寄生电容与纵向带间隧穿引起的漏电流 [12] - **过渡性质**：4F2 VCT并非最终产品，而是验证垂直工艺、新材料和光刻技术的“垫脚石”，为未来多层3D堆叠做准备 [12] 3D DRAM技术路径 - **基于电容的3D DRAM**：垂直堆叠式DRAM在保留存储电容的同时垂直堆叠单元阵列，类似3D NAND，但研究指出要实现超过12纳米级2D DRAM的密度可能需要约50个堆叠层 [14] - **基于电容结构的局限性**：横向布置的电容占用额外面积，限制集成密度提升，且堆叠访问晶体管面临浮体效应、漏电、寄生BJT激活等复杂可靠性问题 [16] - **无电容架构的兴起**：完全消除电容器的2T0C或3T0C结构，利用晶体管寄生电容存储电荷，省略复杂电容蚀刻工艺，可实现数百层晶体管堆叠，显著提高集成密度 [19] 关键技术创新与突破 - **氧化物半导体沟道**：采用铟镓锌氧化物等宽带隙材料，关断电流可低于1 aA/单元，大幅延长数据保持时间并降低刷新功耗，其低温工艺特性利于后端集成且避免热损伤 [21] - **具体研发进展**：华为与中国科学院团队展示了沟道长度小于50纳米的垂直全环沟道IGZO晶体管，亚阈值摆幅达92 mV/dec；铠侠展示了八层水平IGZO晶体管堆叠的OCTRAM技术；佐治亚理工学院团队实现了逻辑与存储器的单片垂直集成 [22][25] - **抑制浮体效应机制**：通过无结环栅垂直沟道晶体管结构，采用N型衬底抑制垂直电场，降低导致栅极感应漏极泄漏的端到端隧穿，原型器件亚阈值摆幅达62.5 mV/dec [25][26] 量产工艺挑战 - **混合键合技术**：晶圆间混合键合技术无需微凸点，直接键合铜电极与介电材料，允许存储阵列与外围电路晶圆独立制造后键合，显著提高良率，是突破高带宽内存及未来3D DRAM带宽限制的关键 [30] - **超高纵横比蚀刻**：形成垂直通道或电容器需要纵横比从50:1升至100:1的蚀刻，易产生弯曲、扭曲、倾斜等形状缺陷，导致单元短路和良率下降，需依赖低温蚀刻、脉冲电压等技术进行精确控制 [31][33] - **沉积与间隙填充**：在超高纵横比结构内壁均匀形成栅极介质与电极薄膜依赖原子层沉积工艺，同时需应用钼、钌等新型低电阻金属材料进行可靠间隙填充以应对布线电阻挑战 [35][37] - **热预算与材料稳定性**：上层存储单元的高温工艺可能损伤下层逻辑电路，因此需严格控制热预算，IGZO等氧化物半导体因其低温工艺特性成为关键沟道材料 [39] - **结构稳定性**：精细线宽结构易在清洗干燥过程中因表面张力发生图案坍塌，需超临界二氧化碳干燥技术；硅与硅锗等多层异质材料堆叠会因晶格失配产生应力，导致晶圆翘曲与可靠性降低 [40] 主要厂商竞争战略 - **三星电子**：采取渐进式策略，短期目标在2025年前验证4F2 VCT DRAM原型，长期愿景在2030年前实现商业化超过100层电容器堆叠的垂直堆叠DRAM，并集成背面供电网络技术 [43][44] - **SK海力士**：凭借在高带宽内存市场主导地位，将4F2垂直栅极技术视为未来新平台，计划2025年底验证其原型，并持续研发IGZO作为下一代3D DRAM沟道材料以降低功耗 [45][46] - **美光科技**：采取高风险策略，跳过4F2过渡阶段，直接研发基于2T0C或3T0C的3D DRAM架构，旨在利用其3D NAND堆叠经验加速上市，并已建立超过30项3D DRAM核心专利壁垒 [47][48] - **铠侠**：聚焦利基市场，开发基于氧化物半导体的OCTRAM技术，面向边缘设备与超低功耗系统，采用水平晶体管堆叠而非垂直蚀刻，以规避传统硅基集成局限并降低蚀刻成本 [49] 行业格局与知识产权动态 - **无晶圆厂IP公司崛起**：在3D DRAM专利领域，Neo Semiconductor和BeSang等无晶圆厂公司位列前茅，其专利组合可能在技术许可和并购中产生巨大经济影响力 [50] - **竞争关键要素**：3D DRAM的竞争不仅是工艺微缩，更是协调制造商与IP公司专利动态、克服新材料工程局限、解决异构集成热力学难题的综合能力较量 [51][54] - **市场转折点**：行业正处于从2D微缩向3D空间架构变革的转折点，各厂商在过渡架构上的战略选择将决定其在预计2030年前后全面爆发的3D DRAM市场格局 [53]

文章核心观点 人工智能工作负载驱动了内存技术的创新，特别是对低功耗、高密度内存的需求日益增长，这推动了以非晶氧化物半导体（如IGZO）为代表的新材料在DRAM、SRAM替代方案及内存计算等领域的应用探索，旨在解决传统内存的微缩挑战、漏电与功耗问题，并实现与先进CMOS工艺的后端集成[1][11] DRAM技术演进与氧化物半导体的应用 - **人工智能数据中心的需求导致DRAM短缺**，尽管有RRAM等新技术探索，DRAM仍是大多数应用的首选[1] - **DRAM微缩面临挑战**，行业希望通过垂直结构提高密度，并采用低漏电晶体管（如非晶氧化物半导体IGZO）来降低大型存储阵列的刷新功耗[1] - **IGZO材料具有优势**，其极低的漏电流和相对容易、低成本的沉积工艺，使其适用于堆叠器件[1] - **集成工艺存在热稳定性挑战**，例如在DRAM所需的高温下，IGZO退火可能导致锌迁移和氧空位，但通过优化电极材料（如无锌IGO）和工艺，器件在550°C以上仍能保持稳定[2] - **多家公司展示3D DRAM集成方案**：长鑫存储通过优化沉积工艺、减少氢含量、使用抗氧化界面层和改进栅极绝缘层，成功制备出导通电流为60.9 μA/μm、亚阈值摆幅为80 mV/dec的双栅晶体管[3]；Kioxia展示了一种3D DRAM氧化物通道替换工艺，其原型单元在45nm栅极长度下实现了超过30μA/单元的高导通电流和优于10^13的开关比[5] 作为SRAM替代方案的增益单元存储器 - **氧化物半导体可用于无电容“增益单元”存储器**，这是一种潜在的SRAM替代方案，利用氧化物半导体的低漏电延长数据保持时间，同时利用硅的速度优势[6] - **混合设计实现性能提升**：斯坦福大学、英伟达和台积电的研究人员构建的256×256阵列，与高密度SRAM相比，密度提高了3.6倍，能耗降低了15%[6] - **自对准设计进一步优化性能**：佐治亚理工学院的研究展示了一种完全自对准的3T0C设计，相比于晶体管重叠的单元，保持性能提高了10倍，有效容量提高了一倍，并将能耗-延迟-面积乘积降低了75%至80%[8] - **尝试提升速度**：日本半导体能源实验室使用晶体氧化铟（非非晶）制造器件，实现了5纳秒的读写速度和超过3600秒（1小时）的数据保持时间[8] 面向内存计算的非易失性存储器 - **内存计算旨在解决内存带宽问题**，但许多基于模拟存储器（如RRAM）的设计存在需要模数转换等局限性[9] - **氧化物半导体助力非易失性电容存储**：佐治亚理工学院与台积电合作，将掺钨氧化铟与铁电氧化铪锆结合，在40nm CMOS工艺上构建了存储元件，实现了超过10^9次的非破坏性读取耐久性和优于10^4秒（2.78小时）的保持时间[9] - **氧化物半导体使FeFET存储器后端集成成为可能**：由于硅的热要求，硅沟道FeFET难以后端集成；三星研究人员采用IGZO作为沟道材料，并通过氧气退火稳定氧空位，最终获得了1.6 V的宽存储窗口，且耐久性超过10^12次循环[9]