文章核心观点 - 韩国半导体工程师学会发布的《2026年半导体技术路线图》并非一份简单的制程微缩预测，而是揭示了半导体行业竞争形态的根本性转变 [1] - 行业主线正从过去数十年的“尺寸”军备竞赛，转变为面向未来约15年的“范式”全面重构，涵盖器件、互连、计算架构等多个维度 [1][3] - 路线图系统性地预测了从2025年至2040年，在器件与工艺、人工智能半导体、光互连、无线互连、传感器、有线互连、存算一体、封装及量子计算等九大技术领域的发展趋势 [1] 器件与工艺技术路线图 逻辑技术趋势 - 逻辑器件工艺演进的核心目标是在更小工艺间距和更低工作电压下维持性能与功耗的有效缩放，但寄生效应正吞噬微缩红利，推动设计范式从DTCO（设计-工艺协同优化）转向STCO（系统-工艺协同优化）[4] - 逻辑器件的“名义节点”预计从2025年的2nm级，推进至2031年的1nm级，并在2040年前后逼近0.2nm量级，微缩关键变量包括三维栅极结构、金属布线间距、栅极长度及三维层叠能力 [5][7] - 晶体管结构将从FinFET转向GAA，并进一步演进至FS-FET和CFET，CFET需引入低温工艺以避免热损伤，同时单片3D集成和3D混合存储器-逻辑方案成为AI与HPC的关键突破口 [8][10][11] - 在2025至2040年的六个技术节点中，工作电压预计维持在0.5V~0.4V，不会有大幅改善，但跨导等模拟特性将得以维持 [12][13] - 金属布线成为限制性能的关键，行业需同时满足低电阻、低介电常数和高可靠性目标，背面供电网络预计在2028年左右开始导入，2031年后电源轨间距可推进至40nm级别 [14][15] 存储技术趋势 - 在AI时代，存储正从“配角”转变为决定系统上限的关键角色，需求从“更大容量”转向同时具备高容量、高带宽、低延迟和低功耗 [16] - **DRAM技术**：传统单元结构难以继续微缩，预计将演进为垂直通道晶体管和堆叠型DRAM，单元面积向4F²逼近，并引入CBA技术，基于BCAT的DRAM单元微缩极限约在7–8nm [17][19][20] - **HBM（高带宽存储器）**：成为增长最快的存储细分市场，预计从2025年的12层、2TB/s带宽，发展至2031年的20层、8TB/s带宽，并在2040年达到30层以上、128TB/s的带宽水平 [22] - **NAND Flash技术**：通过3D堆叠提升密度，321层闪存已于2025年开始量产，预计2028年后实现600层，2031年左右实现1000层，2040年有望达到2000层，但字线间距需快速压缩至40nm以下 [23][25] - **下一代非易失性存储**：包括FeRAM、MRAM、PCM、ReRAM等，其中PCM被认为缩放潜力最均衡，而ReRAM仍需克服一致性与波动性问题 [26][27] 人工智能半导体路线图 - AI相关计算预计到2025年将占全球计算需求的约20%，对应数百亿美元级别的市场规模 [29] - AI/ML硬件平台主要包括CPU、GPU、ASIC、数字/模拟ASIC加速器及存内计算等类别 [30] - 用于训练的计算能力预计将从2025年的0.1~10 TOPS/W，发展到2040年的5~1000 TOPS/W；用于推理的计算能力预计将从2025年的0.1~10 TOPS/W，提升至2040年的1~100 TOPS/W [30] 光互连半导体路线图 - 传统铜互连在带宽、功耗和延迟方面面临瓶颈，光互连被视为突破互连瓶颈的核心技术，已从长距离通信向计算单元内部及之间延伸 [33][36] - 技术演进主线概括为CPO，其发展分为五代：第一代以铜为主、光为补充；第二代引入OBO；第三代NPO将光引擎靠近计算器件；第四代CPO实现芯片与光引擎在封装层面集成；第五代目标是无PCB的光系统 [38][39][40][42][43] - 路线图预测，光互连将从2025年起逐步导入基于PAM4的200Gbps/通道方案，并向400Gbps/通道演进，长期指向800Gbps/通道以上的单通道能力，推动第四代CPO广泛应用 [44][46][47] - 长期关键技术方向包括引入光学路由、光学逻辑，以及与量子计算的融合，以彻底减少电/光/电转换带来的延迟与功耗 [49][50] 无线互连半导体路线图 - 对于3G/4G/5G的Sub-6GHz频段，峰值速率预计从目前的数Gbps提升至2040年前后的数十至100Gbps量级 [52] - 对于5G/6G的高频路径，6G世代的目标是0.1~1Tbps峰值速率，预计在2040年左右Tbps级链路将在部分场景落地 [52] - 未来无线连接半导体的发展重点是从提升峰值速率转向系统级提升，包括将端到端时延压到数百微秒以下，并将每比特能耗降至数十pJ/bit以下 [56] - ISAC（感知与通信一体化）将成为6G时代无线连接半导体的重要应用方向，同时低轨卫星推动的NTN（天地一体化网络）将带来新的RF前端与波束成形芯片组需求 [56] 传感器技术 - 可见光图像传感器像素微缩仍是核心主线，像素尺寸已从5.6 μm缩小至0.5 μm，未来节奏将放缓，超构光学等新型光学结构受到关注 [59][61] - 非可见光传感器覆盖UV至LWIR波段，不同波段正探索硅基以外的宽禁带材料，如SiC、GaN、InGaAs及量子点等 [64] - 事件驱动视觉传感器以异步方式输出光强变化，具备高时间分辨率与低功耗优势 [65] - 面向AI时代的传感器趋势明确指向三个方向：在CIS内部集成DNN的In-Sensor DNN、实现常开感知的超低功耗设计、以及多传感器融合 [66] 有线互连半导体技术 - 封装层级的异构集成是核心，典型形式包括中介层与芯粒架构，中介层材料（硅、玻璃、有机材料等）的选择由系统目标驱动 [70][71] - 高速系统封装中的互连技术主要分为四类：引线键合（信号带宽<1 GHz）、C4凸点（10–20 GHz）、C2凸点及混合键合（>100 GHz），混合键合提供目前最高的集成密度 [73][74] - 中介层中的关键连接要素是TSV或TGV，TSV更适用于数字/高性能逻辑，TGV在RF/毫米波/光互连方面损耗更低且成本可能更具优势 [75][76] - 芯粒技术将经历商业化落地与生态扩展，系统架构向集成多类异构芯片的Polylithic SoC演进，UCIe标准因其在信号完整性、抗噪与可扩展性方面的优势，更适合高性能芯粒架构 [78][79] - 电路层级的SerDes速率持续呈近似指数增长，为提升频谱效率，业界正持续采用更高阶的PAM多电平传输 [81][83] 存内计算技术 - PIM技术旨在最小化“算—存”之间的数据传输，以应对冯·诺依曼瓶颈，可分为CIM、PIM和PNM三类，路线图将PNM架构视为未来形态 [85] - 以PNM为核心的PIM架构具备从加速器向独立计算平台演进的潜力，其发展路径分为两个阶段：到2034年主要作为GPU生态中的高性能组件；到2040年通过PNM架构实现规模化互连，承担核心计算角色 [86][87] - 根据路线图，PIM的计算精度将从FP16向FP64演进，目标运算从GEMV扩展至GEMM及激活函数，单Cube的存储密度预计从2025年的6GB提升至2040年的25GB，峰值吞吐量从1.2 TFLOPS提升至50 TFLOPS [86] 半导体封装技术 - 基于Single-Chip的集成方式因成本与良率受限，基于Chiplet的Multi-Chip Integration成为新的系统集成方式，封装架构从2D向2.xD与3D演进 [89][91] - 关键互连间距持续微缩：芯片-基板互连间距从约80-100 μm向40-80 μm发展；芯片-芯片互连间距通过混合键合从约10 μm级向5-10 μm级发展；扇出型RDL线宽/线距目标向~1 μm级发展 [90] - HPC与数据中心是推动封装技术变革的核心场景，这些系统需要基于Chiplet的架构、HBM集成、高密度互连以及电力与冷却的一体化设计 [91] - 封装散热能力需求急剧上升，典型功耗从200-250W（风冷）提升至400-600W（液冷/蒸汽腔），未来面向3D堆叠的需求可能超过800W [90] 量子计算半导体技术 - 在多种量子比特类型中，超导量子比特因与半导体工艺兼容性好、集成性高、门操作速度快，被视为最具现实可行性的路径之一 [92][94] - 量子比特规模持续快速提升：IBM在2021-2023年间相继发布127比特、433比特与1,121比特处理器，2024-2025年在可靠性与纠错率方面取得突破 [94] - 量子计算技术正沿“验证→集成→容错→规模化”路径演进：2024-2025年实现中等规模量子处理器稳定运行；2026-2028年出现数千量子比特级模块化架构；2029-2035年实现容错量子计算机与逻辑量子比特规模化；2036-2040年形成以QPU为核心的量子中心计算平台 [96][97][98]