行业趋势与需求 - 云计算、HPC和AI推动企业计算发展，半导体设计与制造成本上升，Chiplet架构需求显著增长[1] - 英特尔、AMD等厂商通过模块化小芯片提升效率、灵活性和定制化能力，但依赖专有互连技术[1] - UCIe联盟成立于2022年，成员包括英特尔、AMD、台积电、Google Cloud等，旨在制定标准化互连规范[1] UCIe 3.0性能提升 - 数据速率提升至48 GT/s和64 GT/s，较UCIe 2.0（32 GT/s）翻倍，满足AI、HPC等领域的高带宽需求[3] - 性能提升适用于UCIe-S（2D标准封装）和UCIe-A（2.5D先进封装），解决封装互连边界限制问题[5] - 英特尔专家指出，需在固定互连边界长度内提供更高带宽，因芯片尺寸不会仅为带宽需求改变[6] 技术细节与兼容性 - UCIe 3.0保持向后兼容，保留边带、时钟跟踪等协议，确保现有系统无缝集成[7] - 3D设计未变化，因现有低频率下带宽已足够（每平方毫米数百TB/s），2D/2.5D封装需更高带宽[7] - 运行时可重新校准、灵活SIP拓扑和连续传输协议支持等改进，扩展了应用场景[10] 应用场景与市场覆盖 - UCIe适用于数据中心、HPC、AI、手持设备、PC、汽车、DSP及无线基础设施等多领域[10] - UCIe-A针对高端小芯片（如AI），UCIe-S满足低带宽需求设备，形成完整计算连续体[10] - 联盟目标不仅限于AI/HPC，还包括其他市场，如汽车和无线系统[10] 技术参数对比 - UCIe-S（2D）数据速率4-64 GT/s，UCIe-A（2.5D）带宽密度达1646 GB/s/mm²，UCIe 3D功率效率目标<0.05 pJ/b[9] - UCIe-S带宽海岸线（GB/s/mm）在48G/64G时达370，UCIe-A达2634，凸点间距（Bump Pitch）从100-130μm（2D）缩至<10μm（3D）[9]