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单片异质集成
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中国高校携手,单片异质集成芯片与重构技术
半导体行业观察· 2026-03-15 10:20
文章核心观点 - 复旦大学等研究团队在兼容CMOS工艺的单片GaN/Si CMOS异质集成芯片技术上取得进展,通过协同设计与工艺优化,成功开发出高性能、高集成度、低功耗的集成平台,为AI等领域的高频高功率密度电力电子器件提供了极具潜力的解决方案 [2][29] 异质集成技术背景与挑战 - AI、ML与自动驾驶技术的发展催生了集成芯片的多功能化需求,基于GaN的功率变换器因其低导通电阻和高电子迁移率,在转换效率与工作频率方面展现出显著优势 [4] - 当前主流方案面临挑战:PCB级驱动方案面积较大,DCFL驱动电路功耗较高,且引线键合引入高寄生参数导致开关频率受限 [4] - GaN基单片集成面临技术挑战:P型杂质难以有效激活,且电子与空穴迁移率极度不匹配(空穴迁移率μp仅为15 cm²/(V·s),电子迁移率μn高达2000 cm²/(V·s)),阻碍了高性能互补逻辑集成电路的发展 [4] - 三维集成电路(3D-ICs)被视为实现GaN/Si CMOS异构集成的关键途径,但带来了多维度热-应力耦合挑战,芯片堆叠导致单位面积功率密度急剧上升,形成难以消散的局部热点,并可能增加寄生损耗 [5][6] 异质集成工艺与协同设计 - 研究基于3 μm 20 V工艺,对6英寸GaN/CMOS IC单片异构集成方案进行了优化与系统研究,首次实现了模拟器件工艺与GaN材料集成的协同设计 [8] - 通过对GaN HEMT采用ASM-HEMT模型、对Si CMOS采用BSIM4模型,构建了异构集成系统的完整SPICE模型 [8] - 与全GaN或全Si基技术相比,协同设计的GaN/Si CMOS异构平台面向片上集成,能够实现更高的集成密度、更小的外形尺寸,并充分发挥GaN功率器件优异的开关速度特性 [8] - 异质集成晶圆制备于一层N型外延层之上,该外延层厚度范围为7.25至7.75 μm,电阻率为2.45–2.75 Ω·cm,生长在6英寸砷掺杂硅(111)衬底上,衬底电阻率约为0.002–0.004 Ω·cm [8] - 工艺平台划分为三个功能模块:硅工艺模块(模块1)、界面工艺模块(模块2)以及GaN工艺与集成模块(模块3) [9] - 首次提出协同设计的掺杂工程方案,共同优化了GaN外延层生长的热工艺与注入杂质分布,有效抑制了P阱的穿通效应,提高了击穿电压,并实现了对阈值电压的精确调控 [9] - 该平台成功集成了包括5V/20V低压及高压CMOS器件与GaN HEMT在内的多种集成器件 [9] 平台化器件特性表征 - 对NMOS晶体管的电性能表征显示,其阈值电压(Vth)经过优化,范围在1.6 V至2.5 V之间 [13] - 对PN二极管的温度特性研究表明,其开启电压随温度升高而降低,表现出互补绝对温度(CTAT)系数约为-9.33 mV/K,比例绝对温度(PTAT)系数约为2.4 mV/K,验证了其适用于带隙基准电压源的设计 [14] - 栅宽为(2×50) μm的GaN HEMT器件,在栅源电压VGS=1.0 V时,最大漏极电流达到300 mA/mm,表明其具有高电流密度,约为同类硅基器件的40倍 [15] - 该HEMT器件的阈值电压(VTH)为-1.846 V,比导通电阻(Ron,sp)低至9.675 mΩ·cm²,表现出优于硅基功率器件的性能 [15] - 采用ASM-HEMT模型对GaN HEMT器件进行建模和参数提取,脉冲IV曲线拟合的总均方根误差仅为2.68%,表明模型能够很好地匹配HEMT的电学特性 [22] DC-DC Buck功率验证与性能对比 - 对基于全硅、全GaN以及GaN/Si CMOS异构集成技术的12V转5V DC-DC降压变换器进行了功耗分析,功率晶体管导通电阻统一设定为300 mΩ,栅长统一为1 μm [24] - 全硅基功率变换器总面积约为1.94 mm²,开关损耗(Psw)占总损耗(673.62 mW)的比例高达71.2% [24] - 全GaN功率级面积显著减小至0.021 mm²,但总功率损耗仍高达752.68 mW,主要原因是其栅极驱动电路采用DCFL逻辑,产生了显著的静态功耗 [24] - 基于GaN/Si CMOS异构集成平台实现的降压变换器,总面积与全GaN方案相当(0.023 mm²),而总功率损耗则从全GaN方案的752.68 mW大幅降至183.41 mW [27] - 所设计的DC-DC降压变换器在1A负载、1MHz工作频率下稳定工作,输出电压稳定在5V,纹波仅为10 mV [28] 结论与前景 - 该GaN/Si CMOS单片异质集成工艺平台,通过协同设计、可靠的SPICE模型及电路集成,有效克服了全GaN方案静态功耗高与全Si方案功率密度低的固有局限性 [29] - 该平台充分发挥了各器件的协同优势,显著提升了集成密度与开关性能,证实了该方案在人工智能(AI)应用领域的高性能电力电子系统中具有广阔的应用前景 [29]