文章核心观点 - 高性能计算正从依赖晶体管微缩的“单片式”时代，转向依赖架构创新的“超越摩尔定律”时代，其核心驱动力是通过先进封装和互连技术对功能模块进行解耦与集成 [2][3][46] - 玻璃基板、通用小芯片互连标准（UCIe）和计算快速互连（CXL）是推动这一转型的三项关键技术，它们共同支撑了模块化、灵活且适用于AI工作负载的新型“系统级封装”计算机 [3][39][46] 物理基础：玻璃基板 - 玻璃基板正成为重要的先进封装平台，用以替代传统的有机基板，其核心优势在于减少封装翘曲、支持更大尺寸（约100 mm × 100 mm）并实现更高的互连密度 [3][4][9] - 行业转向玻璃基板的主要原因是，随着封装尺寸和功耗（如AI加速器功耗可逼近1000瓦）的增大，有机基板在热膨胀系数不匹配（硅约2.6-3.0 ppm/°C，有机基板约12-17 ppm/°C）和机械刚度方面的局限性导致翘曲问题加剧，影响良率 [6][7] - 玻璃基板通过材料特性（如精确调控热膨胀系数匹配硅芯片、更高的杨氏模量）提供了优异的尺寸稳定性和平坦度，支持更精细的光刻工艺，并能实现更高密度的基板级布线（如玻璃通孔间距可缩小至约100 µm，而有机基板机械钻孔间距约325 µm） [9][10] - 玻璃通孔（TGV）技术利用激光诱导深刻蚀等工艺，能制造高深宽比的通孔（如英特尔展示了在1毫米厚基板中实现深宽比20:1、直径小至75微米的TGV），从而缩短信号路径并降低电阻与电感 [11] - 玻璃作为介质材料具有更低的损耗角正切值，有利于高频信号传输和信号完整性，并为未来与光子技术（如共封装光学）的集成提供了可能 [12][13] - 多家公司正积极布局玻璃基板技术：英特尔计划在本十年后半段引入，并在2026年CES上发布了首款采用玻璃基板大规模量产的Xeon 6+处理器；SKC子公司Absolics目标在2025年内实现量产准备；三星电子计划于2028年采用玻璃中介层，三星电机预计2025年第二季度推出原型产品；AGC、康宁和肖特等玻璃供应商也提供优化配方 [4][5] - 在乐观市场情景下，玻璃核心基板市场规模有望在2030年达到4.6亿美元 [5] 神经系统：UCIe - 通用小芯片互连Express（UCIe）是一项标准化的裸片间互连接口技术，旨在使来自不同工艺节点和供应商的小芯片能在同一封装内协同工作，从而推动模块化架构 [3][15] - UCIe标准的演进迅速：UCIe 1.0/1.1确立了针对2D和2.5D封装的物理层基准规范；UCIe 3.0于2025年8月发布，支持高达64 GT/s的单通道数据速率，带宽较早期版本翻倍；UCIe 2.0版本则引入了对3D封装和混合键合技术的支持 [16][18] - UCIe的价值在于实现模块化设计，允许将处理器功能（如计算、I/O、加速器）拆分到不同工艺节点制造（如计算单元用N2/18A等尖端节点，I/O单元用N6等成熟节点），从而提升成本效益和良率 [20][21] - UCIe采用分层架构：物理层定义标准封装和高级封装两种类型；裸片间适配层负责链路可靠性（如CRC和重传）；协议层支持将PCIe、CXL等标准协议映射到UCIe链路上，提供多功能性 [23][24] - 行业采纳的标志是NVIDIA的战略转型，其虽继续使用NVLink进行GPU间互连，但已转而采用UCIe来集成客户定制的IP模块（如超大规模云服务商的专用加速器），并提供了“UCIe转NVLink”的桥接小芯片 [25] 资源管理：CXL - 计算快速互连（CXL）技术旨在解决“内存墙”问题，通过将内存与CPU解耦，实现跨组件的内存扩展与内存池化，提升内存资源利用率并解决AI集群中的“孤立内存”问题 [3][27] - CXL标准持续演进：CXL 1.0/1.1允许CPU连接内存扩展卡；CXL 2.0引入单级交换和内存池化，允许多达16个主机共享内存池；CXL 3.0/3.1实现了多级交换和互连架构能力，支持多达4096个节点的非树状拓扑连接 [31] - CXL的核心经济驱动力是消除“闲置内存”问题，据微软估算，在Azure云平台中任何时刻高达25%的内存处于闲置状态，通过CXL内存池化，可将整体内存需求降低7%至10%，服务器综合成本降低4%至5%，为超大规模数据中心运营商每年节省数亿美元 [32][33] - 硬件实现方面，三星推出了CMM-D（CXL内存模组 – DRAM）和CMM-B（机架级内存池设备），并与Red Hat合作确保RHEL 9.3包含原生CXL驱动程序；SK海力士推出了Niagara 2.0池化内存平台和CMM-Ax（CXL内存模块-加速器），后者内置逻辑单元可直接在内存内部执行计算任务，在特定场景下性能可达“数十个CPU核心协同工作时的数倍” [35][36] 系统级封装（SoP）集成与未来展望 - 2026年技术路线图的核心特征是玻璃基板、UCIe和CXL技术的融合，形成统一的“系统级封装”架构，以构建最尖端的AI处理器 [39][40] - 未来AI超级芯片的解剖结构示例：基底采用玻璃基板以支持超过100mm × 100mm的封装尺寸；逻辑单元被拆分为多个通过UCIe 3.0（64 GT/s）水平互连并通过Foveros Direct 3D（间距小于10µm）垂直堆叠的小芯片；存储方面集成HBM4堆栈（每堆栈带宽高达2 TB/s）和CXL 3.0接口以访问机架级共享内存池 [40][41] - 高集成度带来高功率密度，先进加速器封装功耗范围已达1,500W至2,000W，未来甚至可能攀升至数千瓦级，玻璃基板的耐高温特性（在250°C至400°C下保持平整）对激进散热方案（如直接液冷）至关重要 [42] - 未来展望指向光子集成，以解决电信号长距离传输的瓶颈，“共封装光学”技术预计在2025-2026年随网络交换机部署，玻璃基板有望支持光波导嵌入，实现通过光信号承载CXL、UCIe等协议，传输距离可延伸至100米甚至数公里，为构建大规模分布式AI计算架构奠定基础 [43][44]

行业核心观点 - 高性能计算正从单一硅片的“单片集成”时代，转向通过先进封装和互连技术将功能模块解耦并重新集成的架构变革时代，性能提升的驱动力从晶体管微缩转向了更高效的数据传输架构设计 [2][3][4] - 物理学（光刻视场限制）和经济学（数据传输能耗剧增）共同推动此变革，行业通过将处理器拆分为计算、缓存、I/O等专用小芯片单元，并利用先进封装集成，以应对挑战 [3] - 玻璃基板、通用小芯片互连标准（UCIe）和计算快速互连（CXL）是促成这一转型的三项关键技术，它们共同推动了“超越摩尔定律”的发展趋势 [3][4] 玻璃基板技术 - 玻璃基板正成为重要的先进封装平台，用以替代传统的有机基板，旨在减少封装翘曲并支持更大尺寸（约100 mm × 100 mm）的封装体，其互连密度远高于有机基板方案 [4][5] - 行业转向玻璃基板的主要原因是有机基板在机械和热性能上已接近极限，随着封装尺寸增大和功耗攀升（如大型AI加速器），其翘曲问题及热膨胀系数不匹配导致的应力问题难以管控，影响良率 [7][9][10] - 玻璃基板（如硼硅酸盐玻璃）的热膨胀系数可与硅芯片更紧密匹配，减轻翘曲，其高刚性和优异的尺寸稳定性支持更高密度的基板级布线和垂直互连，例如玻璃通孔间距可缩小至约100 µm，密度比有机基板提升约一个数量级 [11][12][13] - 玻璃通孔利用激光诱导深刻蚀等工艺形成，支持高深宽比（如20:1）和精细特征（直径小至75微米），缩短信号路径并降低电阻与电感 [14] - 玻璃作为介质材料具有更低的损耗角正切值，有利于高频信号传输和保持信号完整性，并因其光学透明性和尺寸稳定性，有望支持与光子技术（如共封装光学）的紧密集成 [15][16] - 英特尔计划在本十年后半段引入玻璃基板，并在2026年CES上发布了首款采用玻璃核心基板大规模量产的Xeon 6+处理器，SKC子公司Absolics目标在2025年内实现量产准备，三星电子和三星电机也在积极研发，预计2030年玻璃核心基板市场规模在乐观情景下有望达到4.6亿美元 [5][6] 通用小芯片互连标准（UCIe） - UCIe是一项标准化的裸片间互连接口技术，旨在使来自不同工艺节点及不同供应商的小芯片能够在同一封装体内实现协同工作，解决了小芯片互操作性和生态系统局限性的问题 [4][18] - UCIe标准的演进体现了行业的迅速采纳，UCIe 3.0版本于2025年8月发布，支持高达64 GT/s的单通道数据速率，带宽较早期版本翻倍，并扩展了对3D集成（如混合键合）的支持 [18][20] - UCIe的价值在于使基于小芯片的设计更具模块化和成本效益，允许将CPU内核、I/O模块和加速器等不同功能单元采用最适合的工艺节点制造（如尖端节点用于计算，成熟节点用于I/O），并通过标准化接口实现低延迟、高可靠的通信 [22][23][24] - UCIe采用分层架构，包括物理层（分标准封装和高级封装）、裸片间适配层（负责链路可靠性）和协议层（支持映射PCIe、CXL等多种协议），提供了灵活性和多功能性 [25][26] - 行业采纳的重要标志是NVIDIA已转而采用UCIe来集成客户定制的IP模块，同时通过“UCIe转NVLink”的桥接小芯片与其专有NVLink架构对接，体现了混合技术方案的趋势 [27][28] 计算快速互连（CXL） - CXL技术旨在解决“内存墙”问题，通过将内存与CPU解耦，实现跨组件的内存扩展与内存池化，从而提升内存资源利用率并解决AI集群中普遍存在的“孤立内存”问题 [4][30] - CXL已从点对点链路演进为真正的交换互连架构，CXL 3.0/3.1实现了多级交换和互连架构能力，支持多达4096个节点，其点对点能力允许加速器直接访问CXL内存，降低延迟和CPU开销 [31][32][34] - CXL的核心经济驱动力在于消除“闲置内存”，据微软估算，在Azure云平台中任何时刻都有高达25%的内存处于闲置状态，通过内存池化，可将整体内存需求降低7%至10%，服务器综合成本降低4%至5，为超大规模数据中心运营商每年节省数亿美元 [35][36] - 硬件实现方面，三星推出了CMM-D（CXL内存模组）和CMM-B（机架级内存池设备），并开发了管理软件；SK海力士推出了Niagara 2.0池化内存平台和CMM-Ax（内置逻辑单元的计算内存模块），可直接在内存内部执行计算任务，提升特定场景性能 [37][38][39][40] 技术集成与未来展望 - 2026年技术路线图的核心特征是玻璃基板、UCIe和CXL技术的融合，形成“系统级封装”（SoP）架构，催生新型的模块化、适用于AI工作负载的“封装系统”计算机 [41][48][49] - 未来最尖端AI处理器架构将基于玻璃基板，计算功能被拆分为多个通过UCIe 3.0互连和3D堆叠的小芯片，并集成HBM4存储和CXL 3.0接口以访问机架级共享内存池 [42][43] - 高集成度带来高功率密度，先进加速器封装功耗已达1,500W至2,000W，未来可能升至数千瓦，玻璃基板的耐高温特性和尺寸稳定性支持更激进的散热方案 [44] - 技术路线图的下一步是光子技术的全面集成，玻璃基板有望成为推动光子集成的关键，支持光波导嵌入，而光学I/O接口（如Ayar Labs的方案）可打破带宽与传输距离瓶颈，支持构建更大规模的AI计算架构 [45][47]