文章核心观点 Arm的Cortex X925处理器核心在性能上已达到与AMD Zen 5和Intel Lion Cove顶级桌面处理器相当的水平，标志着Arm成功进军高性能CPU市场。该核心通过强大的分支预测、大规模乱序执行引擎和优化的微架构设计，在4 GHz的适中频率下实现了卓越的每时钟周期性能（IPC），使其在笔记本电脑乃至桌面应用场景中具备强大竞争力[2][3][5][60]。 架构设计与性能定位 - Cortex X925是一款以最大化性能为目标的10核处理器，在重排序能力上强于AMD Zen 5，L2缓存容量与Intel最新P系列处理器相当[5] - 该核心摒弃了前几代用于降低功耗和面积的妥协设计，取消了低成本配置选项，所有缓存均配备奇偶校验或ECC纠错机制[7] - 其设计目标是在4 GHz的适中时钟频率下，通过高IPC来弥补与x86竞争对手在频率上的差距，从而在整体性能上与之抗衡[50][53][60] 分支预测器性能 - Cortex X925的分支预测器表现一流，能够识别极长的重复模式，其性能与AMD自Zen 2以来强大的分支预测器非常相似[9] - 其一级分支目标缓存（BTB）容量巨大，最多可跟踪2048个分支，更高级别的BTB最多可跟踪16384个分支，策略上更接近Zen 5[11] - 在SPEC CPU2017测试中，X925在多数测试中的分支预测准确率与Zen 5大致相当，甚至在505.mcf和541.leela等挑战性测试中表现更佳[12] 前端与解码能力 - X925摒弃了前几代的MOP缓存，其前端每周期可处理10条指令[19][21] - 使用2 MB大页面且代码能放入64 KB指令缓存时，可达到每周期10条指令的吞吐量。其前端每周期吞吐量高于x86-64同类产品，但由于频率较低，实际吞吐量略低[21] 乱序执行与后端资源 - Cortex X925的重排序缓冲区（ROB）容量估计约为525条指令，与Intel Lion Cove（576条）处于同一水平，并优于AMD Zen 5（448条）[27][30] - 其寄存器文件、加载队列（245条目）、存储队列（109条目）等资源容量与Zen 5和Lion Cove相当[27] - 主要不足在于其向量执行宽度为128位，相应的寄存器文件条目较宽，而AMD和Intel的大核心拥有更宽的向量寄存器和更多可重命名寄存器[27] 执行单元与调度器配置 - 整数部分布局旨在实现高吞吐量，拥有八个ALU端口和三个分支单元，分布在四个调度器中[29] - 浮点运算单元（FPU）拥有六条都能处理浮点加、乘、乘加及向量整数运算的流水线，三个浮点调度器总容量巨大，几乎与AMD旧Bulldozer架构的双线程统一调度器相当[36] - 尽管向量宽度为128位，但其高调度器容量和管道数量应能在向量化应用程序中提供良好性能[38] 内存子系统 - 拥有四个地址生成单元（AGU），其中两个可处理存储操作[40] - 采用两级TLB架构：L1 DTLB为96条目全相联，L2 TLB为2048条目8路组相联，增加6周期延迟。相比之下，Zen 5的L2 DTLB容量更大（4096条目），但延迟也更高（7周期）[41] - L1数据缓存为64 KB，延迟4周期，可实现64字节/时钟周期的加载带宽。加载/存储转发机制有所改进，但相比最新的Intel和AMD内核，在地址完全匹配时无法实现零延迟转发[43][46] 缓存层次结构 - L1数据缓存采用复杂的重引用间隔预测（RRIP）替换策略，带宽高于前代[46] - L2缓存提供2MB（8路）或3MB（12路）选项，测试的2MB版本延迟为12周期，读取带宽为每周期32字节[48] - 与AMD类似，L2缓存严格包含L1数据缓存，可作为窥探过滤器[48] SPEC CPU2017性能表现 - **整数性能**：Cortex X925的整数运算得分与Intel和AMD性能最高的桌面级核心误差范围很小。在核心密集型工作负载中与更高频率的x86核心不相上下，在525.x264等测试中能以更少指令并保持IPC优势完成任务，在分支预测挑战性工作负载（如541.leela, 505.mcf）中表现出色[50][52] - **浮点性能**：X925在浮点测试中总体落后于Zen 5，但与Intel Lion Cove性能相媲美。其IPC优于竞争对手，但在部分测试（如507.cactuBSSN, 521.wrf, 549.fotonik3d, 554.roms）中，因aarch64指令集效率问题，需要执行远多于x86-64的指令量，其中554.roms的指令数甚至是Zen 5的两倍多，这给乱序执行资源带来额外压力[55][56][58] 市场意义与挑战 - Arm现已拥有性能足以满足笔记本电脑乃至台式机应用需求的内核，证明了在适中频率下实现高性能的可行性[60] - 获得高性能核心只是成功的一半，在消费级市场（如游戏）中，强大的内存子系统比高核心吞吐量更重要，更大的L3缓存选项可能有益[60] - Arm仍需应对x86-64强大的软件生态系统挑战，并依赖合作伙伴来实现其市场愿景[60]

Lion Cove架构核心性能分析 - Lion Cove是英特尔最新高性能CPU架构，相比前代Raptor Cove支持更多指令周期并重组执行引擎，新增数据缓存层级[1] - 在SPEC CPU2017基准测试中表现优异，高IPC子测试提升显著[1] - 桌面平台Arrow Lake上性能媲美AMD Zen5，功耗更低情况下领先前代Raptor Cove[1] 游戏性能测试配置 - 测试平台采用酷睿Ultra 9 285K处理器搭配DDR5-6000内存[3] - 关闭E核以避免游戏卡顿问题[3] - 测试游戏包括《赛博朋克2077》和《Palworld》，采用特定场景和设置[3] 游戏工作负载特性 - 游戏工作负载处于IPC范围低端，每周期支持8微操作[5] - SPEC测试中部分项目IPC超过4，但游戏表现远低于此水平[5] - 性能受前端和后端延迟限制[5] 缓存架构设计 - 采用四级数据缓存，L1分为48KB/4周期和192KB/9周期两级[14] - L2缓存3MB/17周期，L3缓存36MB/83周期[14] - L1.5缓存能弥补部分L1命中问题，三款游戏L2命中率49.88%-71.87%[15] 内存访问性能 - L3和DRAM访问成本高昂，显著影响性能[17] - 内存层级监控显示L2未命中率虽低但因高延迟仍造成影响[19] - DRAM带宽未达极限，延迟控制良好[25] 前端架构分析 - 分支预测器在三款游戏中表现优异[30] - 64KB指令缓存有效阻止多数指令读取到达L2[30] - 微操作缓存提供主要指令来源，但不足以作为主指令缓存[30] 性能瓶颈分析 - 后端内存延迟是主要瓶颈，前端延迟问题较小[45] - 与Zen4相比数据端内存子系统较弱但前端更强[45] - L1.5缓存对快速访问有助但对L3/DRAM长时间停顿无改善[46] 工作负载优化差异 - 游戏负载与SPEC测试需求不同，前者侧重低IPC高延迟容忍[47] - 更宽核心和快速缓存对SPEC测试有益但对游戏效果有限[47] - 不同优化策略存在冲突，需在功耗和面积限制下权衡[47]

RISC-V CPU设计流程 - RISC-V是一款开源ISA，凭借持续创新和丰富资源获得全球关注[1] - 设计流程包括定义规格、设计架构、开发RTL、实现CPU及测试[1] - 采用RV32I作为基础ISA，包含37条32位基本整数指令[2] - 指令分为6类：R型、I型、S型、B型、U型、J型，简称"RISBUJ"[2][3][4] Pequeno CPU规格 - 命名为Pequeno RISC-V CPU，西班牙语意为"微小"[2] - 32位单核CPU，支持RV32I ISA，仅整数运算[9] - 采用经典五级RISC流水线：取指(IF)、解码(ID)、执行(EX)、内存访问(MEM)、写回(WB)[9][17] - 单发射设计，理论最大IPC为1[11] - 寄存器文件包含32个32位通用寄存器，x0为硬连线零寄存器[4][106] 流水线架构 - 五级流水线可实现每周期1条指令的吞吐量[18] - 流水线加速使时钟速度提升S倍（S为流水线级数）[19] - 需处理三种风险：结构性风险、控制风险、数据风险[31][32] - 结构性风险解决方案包括分离指令/数据存储路径、寄存器文件多端口设计[35] - 控制风险通过分支预测逻辑缓解，采用静态预测算法[40] - 数据风险通过操作数转发和流水线互锁技术解决[44][45][54] 微架构设计 取指单元(FU) - 包含PC生成逻辑和指令缓冲区[68][70] - 实现分支预测逻辑，预测规则：无条件跳转必执行，向后跳转执行，向前跳转不执行[72] - 接口包括指令存储器接口、DU接口和刷新接口[61][63][77] 解码单元(DU) - 负责指令解码和寄存器读取[87][88] - 解码信息包括操作码、寄存器地址、立即数和指令类型[93][94][96] - 与寄存器文件同步操作，共享停顿信号[99] 寄存器文件 - 32个32位寄存器，x0为硬连线零[106] - 双读单写端口设计，单周期访问[106][107] - 读取数据与解码单元输出同步送至执行单元[106] 设计工具 - 开发了PQR5ASM汇编器，支持RV32I指令集并扩展至50条指令[5][7] - 汇编器用Python实现，可用于验证指令编码[7]