文章核心观点 - 全球半导体标准制定机构JEDEC计划放宽高带宽存储器的高度限制，此举被视为可能缓解人工智能需求激增导致的HBM供应紧张局面，并成为提高下一代HBM生产效率和产量的关键转折点 [1][2] 行业标准与市场背景 - JEDEC计划将HBM的高度限制从当前水平放宽至约900微米，新标准预计将从第七代HBM4E开始实施 [1] - 作为对比，第五代HBM3E的高度标准为720微米，第六代HBM4的标准为775微米，此次放宽幅度显著 [1] - JEDEC负责制定确保三星电子、SK海力士和美光等公司芯片兼容性的国际标准，大型科技公司在开发AI芯片时均参考此标准 [1] 技术影响与生产瓶颈 - HBM高度标准与可堆叠的DRAM层数直接相关，更严格的标准要求芯片更薄，使企业面临技术极限 [2] - 放宽标准后，实现更高堆叠层数（如16层或20层）的HBM将变得相对容易，而目前旗舰产品为12层结构，层数增加能提升数据处理容量 [2] - 此举反映了存储器公司在AI市场扩张中遇到的技术瓶颈现实，大型科技公司订单激增但量产速度跟不上，加剧了供需失衡 [2] - 放宽限制有望缓解生产瓶颈，降低对DRAM进行超薄加工的需求，并减轻堆叠过程中的错误控制负担，从而可能让下一代产品更快投入量产 [2] 封装技术与成本效益 - 在HBM的后端封装阶段，技术能力起决定性作用，放宽标准后，继续使用现有设备“TC键合机”具有优势 [2] - 此前预期生产下一代HBM需要尚未稳定的“混合键合”技术，而继续使用现有设备有助于确保HBM良率并降低生产成本 [2][3] - 行业专家指出，存储器公司正努力确保封装阶段良率，标准放宽后良率有望提高，进而可能增加HBM产量 [3] 对公司竞争力的潜在影响 - 有业内人士指出，三星电子和SK海力士等领先企业的当前生产水平已经高于JEDEC标准，因此标准放宽可能对后来者更为有利 [3]