行业核心趋势：AI算力瓶颈从“算”转向“连” - 英伟达CEO黄仁勋预测，到2027年AI芯片需求将达到至少1万亿美元，较去年预测翻倍[1] - 产业共识认为AI算力发展瓶颈已从“算”转向“连”，芯片互连成为AI时代核心赛道[1] - 传统铜缆电互连在单通道400G SerDes速率下，有效传输距离被限缩在1米内，无法支撑AI集群跨机柜扩展[1] 技术解决方案：光互连成为新底座 - 英伟达发布NVLink 6交换机等产品以突破“I/O墙”，其中NVLink 6支持单通道400G SerDes，单颗GPU带宽极限达3.6TB/s[2] - 在OFC 2026大会上，由Arista牵头的XPO MSA等组织成立，聚焦超大规模AI数据中心互连需求[1] - XPO MSA定义了液冷可插拔光模块形态，提供业界最高12.8Tbps容量，已有60多家企业参与[1] 产业链覆盖：上证科创板芯片指数 - 上证科创板芯片指数从科创板上市公司中筛选不超过50家芯片全产业链龙头企业，成分股100%来自芯片产业链[3] - 指数前十大权重股合计覆盖关键环节：半导体设备（中微公司7.63%、拓荆科技3.08%、华海清科2.37%）、晶圆制造（中芯国际8.36%、华虹公司2.55%）、芯片设计（海光信息10.07%、寒武纪7.08%、澜起科技9.25%等）[3] - 前十大权重股中，互连相关环节的龙头企业合计占比超过55%[3] 投资工具：科创芯片ETF国泰(589100) - 科创芯片ETF国泰紧密跟踪上证科创板芯片指数，为投资者提供标准化工具[4] - 截至2026年3月16日，该基金近2月跟踪误差仅0.007%，跟踪精度表现优异[5] - 根据2025年第四季度报告，基金前十大持仓中，重资产环节合计占比25.35%，轻资产环节合计占比32.37%，形成均衡配置[6] - 基金年管理费率0.50%，年托管费率0.10%，场内交易活跃[7] 投资逻辑深化：从算力芯片到互连底座 - 互连技术是AI集群刚需，需求增长更平滑、持续，英伟达对2027年1万亿美元AI芯片需求的预测直接拉动了互连相关设备与材料的需求预期[8] - 光芯片、高速PCB等环节国产化率仍低，国产替代空间大，国内光芯片厂商索尔思2025年上半年营收同比增长109%，净利润激增581%[8] - 互连赛道景气度正走向业绩兑现，中国台湾PCB厂商2026年开年营收同比增长29.77%，光模块上游设备订单饱满[8]

文章核心观点 - 文章系统性地阐述了半导体芯片内部的互连技术，包括其基本组成元素、材料、制造工艺以及更高层次的互连系统（如总线和片上网络），揭示了先进制程下互连技术面临的挑战与发展方向 [2][4][49] 互连的组成元素 - 一个典型的硅芯片包含五种主要互连元素：用于传输信号的金属线、连接不同金属层的通孔、连接晶体管端子的局部互连、连接金属层与晶体管的接触孔，以及穿透硅体的硅通孔 [4][6] - 芯片制造分为前端工艺（制造晶体管）和后端工艺（构建互连层） [6] - 先进制程节点可拥有多达15层金属线路 [4] 金属线与通孔的构建 - 金属互连材料经历了从铝到铜的转变，铜因更强的导电性在约130nm节点后成为主流 [22] - 铜互连采用双镶嵌工艺：先在介电层刻蚀沟槽，沉积阻挡层和衬层后电镀填充铜，再用化学机械抛光去除多余材料 [25][26] - 铜的扩散问题通过沉积氮化钽阻挡层和钽衬层来解决 [26] - 除铜铝外，钨常用于接触孔和通孔，钴因其在超细线路中的优势已用于一些先进节点，钌和钼是潜在替代材料但尚未量产 [30] 互连设计与挑战 - 布线方式从早期的二维曼哈顿布线发展为先进节点的一维布线，后者限制每层线路方向单一，用通孔替代拐角，但通孔电阻通常高于金属线 [7][10] - 互连间距过近会导致串扰，需使用低介电常数材料隔离，二氧化硅的介电常数为3.9，低K材料通过掺杂或引入微孔实现，空气间隙是理想介电体但缺乏支撑 [32][33][37] - 对于晶体管栅极等需要高电容的场景，则使用氧化铪等高介电常数材料 [38][40] - 硅通孔深度可达200微米，纵横比目前最大为50:1，制造需深反应离子刻蚀、沉积二氧化硅阻挡层，并在填充金属后研磨晶圆背面 [42][43][45] - TSV因尺寸和应力问题需占用较多硅面积并设置禁止区域，但能提供高连接数，是高带宽内存等技术的关键 [45][47] 电源、热管理与片上电容 - 电源与接地线通常与信号线共享顶层更厚的金属层以承载高电流 [48] - 去耦电容从外部PCB逐步集成到芯片内部，可利用金属层堆叠形成金属-氧化物-金属电容 [48] - 部分TSV作为“热管”仅用于导热，不传输电信号，常用于高功耗处理器 [48] 互连系统：总线 - 总线是相关信号线的集合，用于简化多位数据的传输，现代总线宽度可超过1000根线路 [50][53] - 总线带宽计算公式为：带宽 = 时钟频率 × 总线宽度 × 格式因子（SDR为1，DDR为2） [57][58] - 例如，一个64位DDR内存总线在1000 MHz时钟下，带宽为 1000 MHz × 64 × 2 = 128,000 Mbps [58] - 并行总线需处理线间偏移问题，可采用源同步或目标同步时钟方案；串行总线将时钟嵌入数据，多用于芯片间通信 [60][61] - 总线可采用多点连接并需要仲裁器，负载过重时可通过桥接器分段以提升性能 [61][64][66] - 片上总线常见实现包括Arm的AMBA架构及其变种，总线输出需使用三态或“有线或”结构以避免冲突 [67][69][71] - 为追求高性能内存访问，可采用紧耦合存储器，通过点对点连接直接对接处理器 [72][74] 互连系统：片上网络 - 现代复杂SoC普遍采用片上网络作为更高层次的互连抽象，以取代笨重的传统总线 [75] - NoC将数据打包成数据包进行路由，支持单播、广播和多播等多种寻址方式 [75][77][78] - 在网格拓扑中，数据通过交叉开关节点路由，每穿越一个节点称为一跳，跳数影响延迟 [79][81] - 数据包交换方式主要有存储-转发和直通转发，后者能显著降低延迟但牺牲了完整的逐跳错误检测能力 [81][83][84] - 虫洞交换是直通转发的变体，将数据包分割为更小的流控制单元传输，进一步减少延迟 [85] - 网络交换器可分为阻塞型和非阻塞型，后者电路资源更多但能避免内部资源争用 [86][88] - 泛洪是一种简单但低效的路由替代方案，数据包向所有方向广播，需依赖生存时间等机制控制传播 [89][90]