核心技术架构与优势 - 背面供电网络（BPDN/BSPDN）将电源网络从晶圆正面移至背面，使其不再与信号布线争夺空间，解决了长期限制性能和电源效率的高IR压降问题 [2][3] - 该架构可将电压降降低高达30%，提高电源完整性，并允许正面互连采用更小的金属间距以降低光刻成本 [3] - 与环栅（GAA）晶体管的垂直特性完美契合，能提供一条更直接、电阻更低的晶体管源极路径，同时为信号释放正面布线资源，据报道嵌入式存储器的单元密度可提高5%到10% [3] - 对于英特尔18A工艺，通过利用背面供电对底层金属层进行单次直接图案化，减少了掩模数量和步骤数量40%以上 [3] - 背面供电对于AI加速器、游戏芯片和图形处理器等高功率、快速功率变化的工作负载至关重要 [5] 性能与设计收益 - 根据报告，背面供电网络可使IR压降降低20%至30%，最大频率提高2%至6%，核心面积减少5%至15%，利用率超过90% [6] - 从布局布线角度看，将电源和信号布线分离可显著减少布线拥塞，缩短信号路径，降低寄生电阻和电容，有利于高速IP模块如SRAM和寄存器文件 [13] - 将时钟树等关键网络布线在背面低电阻金属层，可提供低延迟时钟信号，并大大减少EDA工具在原位布线阶段所花费的时间 [14][15] 主要制造挑战 - 制造面临三大核心挑战：几乎完全去除硅衬底以实现背面接触；将背面金属层与正面晶体管的源漏极触点精确对准，同时避免短路；在热预算限制下确保从背面到源漏极的低接触电阻 [9][10] - 晶圆需要从原始厚度（>700µm）大幅减薄至1至3µm，此过程会导致衬底翘曲和变形，需要严格的套刻控制，套刻预算约为10纳米 [9][10] - 键合以及随后的背面晶圆减薄会产生应力和晶圆翘曲，使得背面通孔和金属与正面结构之间难以实现紧密、均匀的覆盖 [11] - 背面供电网络与GAA纳米片晶体管必须协同设计，因为GAA器件堆叠直接决定了背面电源通孔的“着陆目标”和工艺窗口 [11] 热管理问题 - 背面供电网络会导致芯片散热状况恶化，根据imec对云CPU SoC的高分辨率热模拟，BSPDN造成的局部热损失可能高达14°C [6] - 热损失主要源于硅衬底厚度的减小甚至去除，导致横向热扩散减少，以及硅载体和键合界面在主要热路径上的存在 [17] - 与正面供电网络（FSPDN）结构相比，BSPDN结构会导致更高的芯片温度，仿真显示FSPDN最高温度为57°C，而采用背面PDN时最高温度可达80°C [18] - 业界需要更精确的热模型来应对背面PDN和3D封装的热管理挑战，IBM开发了一种基于卷积神经网络的机器学习模型来快速预测BEOL堆叠的热阻 [19] 行业进展与未来方向 - 英特尔已将其采用RibbonFET和PowerVia的18A工艺投入量产 [2] - 三星于2022年在其3nm节点上采用了GAA晶体管，并计划在2nm节点（SF2）上引入背面供电技术 [2] - 台积电表示将在其2nm节点（N2）上首次推出GAA技术，随后在16Å节点（A16）上推出超级电源轨 [2] - 下一步研发方向是直接连接，即纳米硅通孔（nanoTSV）直接与晶体管的源极和漏极接触，此方案对套刻精度要求极高，必须控制在3nm以内 [20][21] - 当互补场效应晶体管（CFET）取代纳米片环栅晶体管时，背面供电网络将带来更多集成挑战 [23]

报告行业投资评级 * 报告未对Lam Research（LRCX）或半导体设备行业给出明确的“推荐”、“中性”或“回避”等投资评级 [1][5] 报告核心观点 * **业绩创新高并展望持续增长**：Lam Research在CY25Q4（对应FY26Q2）营收达53.4亿美元，连续10个季度增长并创季度纪录，2025年全年营收达206亿美元，同比增长27% [1][2][9]。公司预计CY2026年将实现显著同比增长，且增长动能主要集中在下半年 [3][32] * **行业需求强劲，WFE预期上修**：报告指出，2025年全球晶圆制造设备（WFE）市场规模接近1100亿美元，公司预计2026年WFE市场规模将达1350亿美元 [1][30]。需求强劲，多类设备处于售罄状态，但洁净室空间短缺成为制约行业支出增长的关键瓶颈 [30][37] * **公司有望跑赢行业大盘**：基于公司在沉积和刻蚀等核心环节的技术优势，以及新产品周期（如钼、干法光刻胶、背面供电）的驱动，公司计划在2026年继续提升WFE市场份额，并预计营收增速将跑赢WFE大盘 [45][47][48] * **技术升级与新兴应用驱动长期增长**：AI需求推动了技术节点加速迁移（如GAA、HBM），显著提升了沉积和刻蚀工艺的资本密集度，这正符合公司的核心优势 [20][25][45]。此外，AI推理等新应用扩展了数据中心NAND需求，先进封装业务预计2026年增长超40%，均为公司带来结构性增长机会 [27][28][57] 根据相关目录分别总结 一、Lam Research CY25Q4 业绩情况 * **营收情况**：CY25Q4实现营收53.4亿美元，环比增长0.40%，同比增长22.14%，高于业绩指引中值（52±3亿美元）[1][2][9]。2025年全年营收达206亿美元，同比增长27% [1][2][9] * **毛利率情况**：CY25Q4 Non-GAAP毛利率为49.7%，环比下滑0.9个百分点，同比增长2.2个百分点，超出指引区间上限 [1][2][9]。2025年全年Non-GAAP毛利率为49.9%，为2012年与Novellus合并以来的全年最高水平 [9] * **资本开支**：CY25Q4资本支出2.61亿美元，环比增加7600万美元，主要用于制造产能扩张、研发及基础设施建设 [12] * **人员变动**：截至CY25Q4末，公司拥有全职员工约19,700人，环比增加300人，新增员工主要集中在现场服务团队和研发部门 [13] 二、CY2025Q4 公司业绩拆分情况 * **按业务划分**： * **设备部门**：系统收入中，晶圆代工业务占比59%，存储业务占比34%，逻辑及其他业务占比7% [14] * **存储业务**：DRAM收入占设备收入比例达23%，创纪录新高，主要受益于HBM3E/4迁移及DDR5相关节点升级；NAND收入占比为11% [2][14] * **客户支持业务（CSBG）**：CY25Q4收入约20亿美元，环比增长12%，同比增长14%，主要由Reliant系统及零部件业务拉动 [3][15]。2025年升级业务收入同比增长超90%，创历史纪录 [3][24] * **按地区划分**： * **中国大陆**：收入占比35%，环比下降8个百分点，但略高于初始预期 [3][16] * **中国台湾地区**：收入占比20%，环比上升1个百分点 [17] * **韩国**：收入占比20%，环比提升5个百分点 [18] * **其他地区**：收入占比25% [19] 三、公司技术进展 * **核心工艺受益于技术演进**：公司的沉积与刻蚀技术是GAA晶体管、背面供电、高性能材料及3D先进封装的关键推动因素 [20]。在GAA领域，每新增10万片/月晶圆产能，可为公司带来约10亿美元增量服务市场（SAM）[25] * **新一代产品快速扩张**：最新一代导体刻蚀系统Akara的安装基数在过去一年翻倍，成为EUV和高深宽比刻蚀应用的首选量产机台，在下一代GAA器件中应用数量预计增长2倍 [22][26] * **材料与工艺创新**：ALD钼沉积设备已在NAND客户实现量产，并计划向晶圆代工逻辑、DRAM领域渗透 [27]。冷冻刻蚀工艺Vantex系统获头部客户多代订单 [27] * **先进封装与HBM成为增长引擎**：公司在先进封装领域拥有铜电镀、蚀刻等核心技术，适配HBM需求，在HBM4/4E的16层堆叠过渡中占据优势，相关业务预计2026年增长超40% [28][53] * **研发与制造智能化**：公司利用“速度实验室”和数字孪生技术缩短开发周期，制造产能过去四年翻倍，并通过Dextro协作机器人等推动预测性维护和自动化 [29] 四、需求情况解读 * **行业规模**：2025年全球WFE市场规模接近1100亿美元，2026年预计达1350亿美元 [30] * **增长瓶颈与节奏**：洁净室空间短缺成为制约行业支出增长的关键瓶颈，全年增长将集中于下半年 [30][37] * **细分市场分化**：DRAM与前沿晶圆代工逻辑领域引领投资增长，NAND市场受益于高容量SSD新应用及AI推理场景，需求增速超预期 [30] 五、公司业绩指引 * **季度指引**：公司预计CY2026Q1收入为（57±3）亿美元，Non-GAAP毛利率为49%±1% [3][32] * **年度展望**：公司预计CY2026年将实现显著同比增长，且增长集中在下半年，并预计营收将跑赢WFE大盘 [3][32][48] 六、Q&A环节要点 * **增长动力与份额**：公司营收增长动力来自NAND和代工/逻辑的双重驱动，AI需求推动的技术升级提升了公司优势环节的资本密集度，是公司获取份额的核心逻辑 [45][47] * **中国市场**：预计2026年中国地区WFE支出同比持平，收入占比将随其他地区增长而有所下降，可能落在20%大几至30%出头的区间 [3][16][45] * **各业务展望**：预计2026年晶圆代工/逻辑、DRAM、NAND三大领域均实现同比增长，其中前两者增速更快 [50]。CSBG业务长期预计保持高个位数至低双位数增长 [3][40] * **利润率与运营**：当前利润率表现已领先于长期模型假设，公司计划在2026年晚些时候更新长期财务模型，管理重点在于确保持续的经营杠杆效应 [49] * **供应链与库存**：目前未看到系统性供应链瓶颈，为支持增长，构建必要库存是合理的，公司将聚焦提升运营效率 [58]

文章核心观点 - 文章系统性地阐述了半导体芯片内部的互连技术，包括其基本组成元素、材料、制造工艺以及更高层次的互连系统（如总线和片上网络），揭示了先进制程下互连技术面临的挑战与发展方向 [2][4][49] 互连的组成元素 - 一个典型的硅芯片包含五种主要互连元素：用于传输信号的金属线、连接不同金属层的通孔、连接晶体管端子的局部互连、连接金属层与晶体管的接触孔，以及穿透硅体的硅通孔 [4][6] - 芯片制造分为前端工艺（制造晶体管）和后端工艺（构建互连层） [6] - 先进制程节点可拥有多达15层金属线路 [4] 金属线与通孔的构建 - 金属互连材料经历了从铝到铜的转变，铜因更强的导电性在约130nm节点后成为主流 [22] - 铜互连采用双镶嵌工艺：先在介电层刻蚀沟槽，沉积阻挡层和衬层后电镀填充铜，再用化学机械抛光去除多余材料 [25][26] - 铜的扩散问题通过沉积氮化钽阻挡层和钽衬层来解决 [26] - 除铜铝外，钨常用于接触孔和通孔，钴因其在超细线路中的优势已用于一些先进节点，钌和钼是潜在替代材料但尚未量产 [30] 互连设计与挑战 - 布线方式从早期的二维曼哈顿布线发展为先进节点的一维布线，后者限制每层线路方向单一，用通孔替代拐角，但通孔电阻通常高于金属线 [7][10] - 互连间距过近会导致串扰，需使用低介电常数材料隔离，二氧化硅的介电常数为3.9，低K材料通过掺杂或引入微孔实现，空气间隙是理想介电体但缺乏支撑 [32][33][37] - 对于晶体管栅极等需要高电容的场景，则使用氧化铪等高介电常数材料 [38][40] - 硅通孔深度可达200微米，纵横比目前最大为50:1，制造需深反应离子刻蚀、沉积二氧化硅阻挡层，并在填充金属后研磨晶圆背面 [42][43][45] - TSV因尺寸和应力问题需占用较多硅面积并设置禁止区域，但能提供高连接数，是高带宽内存等技术的关键 [45][47] 电源、热管理与片上电容 - 电源与接地线通常与信号线共享顶层更厚的金属层以承载高电流 [48] - 去耦电容从外部PCB逐步集成到芯片内部，可利用金属层堆叠形成金属-氧化物-金属电容 [48] - 部分TSV作为“热管”仅用于导热，不传输电信号，常用于高功耗处理器 [48] 互连系统：总线 - 总线是相关信号线的集合，用于简化多位数据的传输，现代总线宽度可超过1000根线路 [50][53] - 总线带宽计算公式为：带宽 = 时钟频率 × 总线宽度 × 格式因子（SDR为1，DDR为2） [57][58] - 例如，一个64位DDR内存总线在1000 MHz时钟下，带宽为 1000 MHz × 64 × 2 = 128,000 Mbps [58] - 并行总线需处理线间偏移问题，可采用源同步或目标同步时钟方案；串行总线将时钟嵌入数据，多用于芯片间通信 [60][61] - 总线可采用多点连接并需要仲裁器，负载过重时可通过桥接器分段以提升性能 [61][64][66] - 片上总线常见实现包括Arm的AMBA架构及其变种，总线输出需使用三态或“有线或”结构以避免冲突 [67][69][71] - 为追求高性能内存访问，可采用紧耦合存储器，通过点对点连接直接对接处理器 [72][74] 互连系统：片上网络 - 现代复杂SoC普遍采用片上网络作为更高层次的互连抽象，以取代笨重的传统总线 [75] - NoC将数据打包成数据包进行路由，支持单播、广播和多播等多种寻址方式 [75][77][78] - 在网格拓扑中，数据通过交叉开关节点路由，每穿越一个节点称为一跳，跳数影响延迟 [79][81] - 数据包交换方式主要有存储-转发和直通转发，后者能显著降低延迟但牺牲了完整的逐跳错误检测能力 [81][83][84] - 虫洞交换是直通转发的变体，将数据包分割为更小的流控制单元传输，进一步减少延迟 [85] - 网络交换器可分为阻塞型和非阻塞型，后者电路资源更多但能避免内部资源争用 [86][88] - 泛洪是一种简单但低效的路由替代方案，数据包向所有方向广播，需依赖生存时间等机制控制传播 [89][90]