文章核心观点 芯片组和3D-IC架构在提升芯片性能、灵活性和降低成本方面具有变革潜力，但同时也引入了前所未有的复杂挑战，特别是在可靠性方面[4][21]。这些挑战已从传统的电迁移和电源完整性，扩展到热机械应力、材料管理、系统级集成和标准化等系统级问题[3][5][12]。行业正经历从传统SoC设计到多芯片协同设计的范式转变，这要求EDA工具、设计流程和产业链合作进行根本性变革[10][17]。 1) 芯片组与3D-IC架构带来的变革与优势 - **架构变革驱动**：数据中心对基于芯片组的架构的快速采用，正迫使从芯片组、封装到现场应用等设计的各个方面发生巨大变革[3] - **提升可靠性的潜力**：相比单片系统级芯片，芯片组可以更小、功能更有限，从而降低复杂性和差异性，使其更易于验证、检查和测试，有时甚至能简化问题[4] - **成本与性能优化**：通过使用最适合特定电路的技术，例如将模拟电路保持在成熟的12nm工艺，可以降低成本并提高可靠性，因为设计师可以专注于功能而非工艺微缩[9] - **实现更大系统**：芯片组允许在同一个封装中集成更多的独立硅片，从而构建出比传统SoC更大的系统[17] 2) 可靠性挑战成为系统级核心问题 - **可靠性成为最大挑战**：对于芯片组和3D集成电路而言，可靠性是最大的挑战，情况变得非常严峻[4] - **缺陷率目标更严格**：当采用多个芯片组替代单个单片芯片时，每个芯片组都可能单独失效，封装本身也会引入新失效模式，因此每个芯片组都需要设计得具有极低的缺陷率才能达到系统目标[4] - **问题范围扩大**：可靠性现在是一个系统级问题，涵盖了从材料、包装到背面供电测试的方方面面[2] - **新失效模式涌现**：除了电迁移和电源完整性，热机械应力成为关键关注点，这些应力会因工作负载、互连数量和类型以及沿Z轴的设计延伸范围而变化[3][12] - **打开“潘多拉魔盒”**：出现了一系列以前无关紧要或被归入封装层面的新型可靠性问题，例如机械翘曲和应力，这些问题已涉及到3D-IC的布局规划[10] 3) 热机械应力与材料管理挑战 - **热机械应力凸显**：芯片组最大的变化之一是需要关注热机械应力，这通常是由于不同材料的热膨胀系数不同造成的[12] - **应力来源多样**：应力来源包括制造过程中芯片相互挤压产生的外部机械应力、热循环、分层问题以及承载大电流的微细焊点开裂等[12] - **应力影响电气性能**：外部应力不仅会导致长期失效，还会改变晶体管的电学特性[10] - **材料选择成为设计环节**：芯片设计师以前无需担心材料问题，但涉及中介层后，在散热和热界面材料方面出现了多种选择，迫使芯片设计师必须更多地参与材料选择和管理[13][14] 4) 设计流程与方法的根本性转变 - **打破部门壁垒**：传统的部门壁垒正在被打破，设计团队需要解决以前由代工厂负责的问题[5] - **设计流程融合**：芯片组的出现正在彻底改变传统SoC与封装设计完全独立、分而治之的模式，要求在设计早期就考虑封装因素[10][17] - **建模与验证要求提升**：建模必须精确，并且需要在电路和系统层面都充分理解缓解策略[3] - **EDA工具演进**：EDA工具正在发展以应对新问题，集成了应力分析、材料管理和接口验证等新功能[3] - **需要新的EDA解决方案**：业界需要引入新的EDA解决方案和工具来验证芯片组集成条件[17] 5) 工艺技术与测试调试的新难题 - **工艺技术是可靠性起点**：电路可靠性始于工艺技术，工艺中存在大量的局部和全局差异，且随着复杂性增加而增大[15] - **标准单元设计需更严谨**：代工厂在设计标准单元库时必须考虑更严格的目标缺陷率，例如仔细处理触发器中的各种域交叉问题[15] - **背面供电技术带来调试困境**：背面供电技术的出现使得芯片背面有了金属层，导致无法再使用传统的聚焦离子束从背面进行电路修改和调试，这对失效分析提出了新挑战[16] - **冗余设计需要优化**：在3D-IC等成本高昂的设计中，不能简单采用成本极高的双重或三重冗余（如锁步核心），而需要以更低的成本实现更精细化的最佳冗余[16] 6) 集成、封装与接口的复杂性 - **集成方案多样化**：集成选择包括通过有机基板进行简单集成、使用中介层或桥接器进行高级集成、并排或堆叠芯片以及混合键合技术[17] - **互连可靠性是薄弱环节**：互连可靠性失效更常见且更棘手的是发生在任何连接处或接口处，而非互连金属线本身[17] - **信号传输距离增加**：在并排集成芯片时，信号传输距离可达25毫米，需要考虑从微米级到毫米级精度的信号可靠性与抗干扰能力[19] - **封装级验证至关重要**：随着系统问题增多，需要在封装级别进行验证，并包含芯片内部信息[19] 7) 标准化与未来发展的需求 - **缺乏统一标准**：目前对于芯片的边界条件、如何集成到系统、采用何种封装、与哪些组件集成等方面，还没有统一的标准和明确规定[19] - **持续发展与创新需求**：芯片组技术仍处于快速发展初期，并非所有产品都已完全投入生产，需要持续关注新材料和新技术带来的可靠性影响[18] - **合作与创新是关键**：尽管封装和接口标准有进步，但成本和接口知识产权方面的担忧凸显了持续合作与创新的必要性[21] - **成功取决于平衡**：基于芯片组的系统的成功将取决于技术进步与解决悬而未决问题的切实方案之间的平衡[23]

公司股价与市场表现 - 纳芯微股价午后涨超5%，截至发稿涨5%，报144.9港元，成交额4093.69万港元 [1] 核心业务进展与合作 - 纳芯微宣布与智能电动汽车部件及解决方案提供商联合动力深度合作的两颗高集成度芯片已在联合动力新一代电驱平台正式量产 [1] - 合作芯片为隔离采样及逻辑ASC集成芯片 [1] 产品技术创新与优势 - 纳芯微创新性地将高压LDO、隔离采样放大器、隔离比较器集成在单颗隔离采样芯片中，大大减少了外围器件数量 [1] - 该方案支持电驱系统实现高精度隔离电压采样、快速过欠压保护及小型化设计 [1] - 定制的逻辑ASC芯片集成有多个逻辑器件，并支持频率检测功能，可满足接口相关逻辑的集中处理，从而简化了接口设计 [1] - 该方案在提高系统集成度、实现小型化的同时，降低了BOM成本，助力实现电驱/主驱系统功能安全相关架构的优化 [1]

合作核心内容 - NVIDIA以每股23.28美元向英特尔投资50亿美元 [2] - 双方将合作开发多代定制数据中心和PC产品，加速超大规模、企业和消费者市场的应用 [2] - 合作重点是利用NVIDIA NVLink技术无缝连接双方架构，结合NVIDIA的AI加速计算优势与Intel的CPU技术及x86生态系统 [2] 数据中心领域合作 - Intel将为NVIDIA定制x86 CPU，由NVIDIA集成到其AI基础设施平台中并提供给市场 [2] - 通过将NVLink集成到Intel CPU设计中，NVIDIA将能提供基于Intel Xeon的NVL72风格系统 [4][5] - 此前缺乏NVLink连接使Intel Xeon处理器仅限于NVIDIA较小型的风冷系统，如DGX B200和B300 [9] - NVIDIA首席执行官表示，集成Intel x86 CPU至NVLink生态系统可创建机架规模的AI超级计算机 [10] 个人计算领域合作 - Intel将打造并向市场推出集成NVIDIA RTX GPU芯片组的x86系统级芯片 [2] - 这些x86 RTX SOC将为需要集成世界一流CPU和GPU的PC提供支持 [2] - 合作使NVIDIA得以进入CPU和GPU集成的新细分市场，该市场此前主要由Intel和AMD主导 [4][22] - 集成RTX GPU的Intel SoC将与AMD广泛用于轻薄游戏笔记本电脑等设备的APU形成竞争 [22] 技术细节与优势 - NVLink互连技术速度极快，每个GPU带宽达1.8TB/s，约为PCIe 5.0 x16插槽带宽的14倍 [8] - 使用最新NVLink 5.0规范的单个Blackwell GPU最大双向带宽为1.8 TB/s [8] - 配备141GB HBM3e内存的NVIDIA H200 GPU内存带宽为4.8 TB/s，高于Intel Gaudi 3的3.7 TB/s [8] - 在72个GPU组成的大型全连接系统中，总带宽最高可达130 TB/s [8] 对行业竞争格局的影响 - 合作对AMD构成挑战，为Intel在数据中心市场提供了挑战AMD的机会 [16][20] - 在服务器CPU市场，AMD份额从2017年的近乎零增长至2025年预期的36%左右，Intel份额则降至55%左右 [16] - 基于Arm的服务器芯片预计明年将占CPU收入的9%左右，到2027年可能占据10-12% [20] - 在PC处理器市场，合作可能打破现有AMD和Intel竞争的格局 [20][22] 对其他合作伙伴的潜在影响 - 合作引发对NVIDIA是否背弃Arm和台积电的猜测，但公司强调完全致力于Arm路线图 [11][12] - NVIDIA下一代CPU将配备88个定制Arm内核，支持1.8TB/s的NVLink-C2C连接 [13] - 关于代工，NVIDIA未承诺使用Intel代工服务，但表示未来将成为Intel的主要客户，合作重点在产品而非制造 [14] - 台积电仍可能生产NVIDIA的GPU芯片，但Intel代工厂可能负责封装和最终组装 [14]