存储行业市场现状 - 存储厂商迎来十多年甚至二十多年来最美好的时光，行业进入上行周期 [2] - AI数据中心需求持续旺盛，HBM供不应求，同时库存见底，两大利好因素叠加 [2] - 市场繁荣为厂商的激进投资提供了底气，制程跨越有望在3-4年内实现突破，快于原本5-7年的周期 [23] DRAM工艺演进与10nm-class技术 - "10nm-class"是行业对10-19纳米工艺区间的统称，是当前DRAM制造的主流技术范畴和短期技术天花板 [2] - 10nm-class工艺已形成三代成熟量产节点：第一代1xnm（17-19纳米）、第二代1ynm（14-16纳米）、第三代1znm（11-13纳米） [3] - 后续规划的1anm、1bnm、1cnm三代工艺仍未跳出10nm-class范畴，主要通过优化单元维度提升密度和降低功耗 [3] - 最新的1dnm属于10nm-class范畴，目标在11纳米以下进一步优化单元结构，是现有技术框架内的极限优化版 [5] - DRAM因包含"1个晶体管+1个电容器"的特殊结构，工艺微缩在逼近10纳米以下时遇到物理极限，导致行业暂时无法突破10nm-class边界 [5] 突破10nm-class的挑战与9nm节点 - 9nm是行业首次明确突破10nm-class边界的尝试，目标将DRAM特征尺寸降至10纳米以下，以大幅提升每晶圆容量并降低单位GB成本 [5] - 9nm工艺下面临电容器体积减少导致数据稳定性下降、光刻精度和材料电学特性接近物理极限、单元密度更高导致读写速度可能下降等挑战 [6] - 9nm节点的竞争已超越技术比拼，演变为时间窗口、资本投入、客户绑定、专利布局的博弈，先发优势一旦形成可能在3-5年内难以被追赶 [23] 三星电子的技术策略 - 三星已将"9nm级"或称"0a nm"节点纳入中长期技术路线图，并计划采用全新的4F²单元结构，理论上可将单元面积缩小约33% [8] - 三星在研发9纳米DRAM时，不仅会开发4F²结构产品，还在准备基于现有6F²结构的版本，最终方案将在完成研发和评估后确定 [9][11] - 公司内部存在危机感，认为自10纳米第四代DRAM推出以来，未能在与SK海力士的较量中确立优势，因此在下一代DRAM研发中制定多种技术方向 [11] - 三星电子预计最早于2027年完成相关产品研发并开始提供样品，计划在三年内实现量产 [11] SK海力士的技术策略 - SK海力士计划在其新的1c DRAM上使用5层或更多EUV层，并计划将1d和0a等所有下一代产品都使用EUV [12][13] - 公司积极应对高数值孔径EUV技术，计划最早在2026年推出高数值孔径EUV设备，其数值孔径可达0.55，高于传统EUV的0.33 [13] - 2024年底，SK海力士在其清州M16厂区安装了全球首台用于DRAM生产的ASML TWINSCAN EXE:5200B High-NA EUV光刻机，旨在抢占下一代光刻技术制高点 [13] - 公司开发下一代DRAM架构4F² VG平台，核心创新包括垂直栅极晶体管，该技术可能在2027年前后与9nm级节点同步导入量产 [13] 美光科技的技术策略 - 美光在DRAM制程推进上采取"跳跃式"路径，正在评估跳过第八代10nm级工艺，直接从当前节点跃进至9nm级或更先进节点 [14] - 公司更强调通过更大胆架构直接向3D或不同的堆叠/键合方案转型，来规避中间代的成本与时间耗费 [15] - 美光在公开专利与宣讲中更多强调集成/系统层面的优化，并在学术期刊与专利库中有涉及层间键合、异质集成的申请 [18] - 若采取跳过传统代序的策略存在较大风险，需在成本/良率上快速取得突破以抵消放弃逐步迭代所丧失的经验 [18] High-NA EUV光刻技术发展 - ASML高数值孔径EUV光刻系统订单激增，存储芯片订单占比从第二季度的16%激增至47%，几乎与逻辑芯片平分秋色 [19] - High-NA EUV将数值孔径从0.33提升至0.55，单次曝光分辨率可达8纳米，而当前Low-NA EUV设备分辨率为13纳米，可实现尺寸缩小1.7倍的晶体管 [21] - 采购High-NA设备仅是开始，真正挑战在于将其转化为可量产制造能力，涉及配套镜头、光源、掩模体系及厂房基础设施的全面改造 [21] - ASML预测DRAM制造商将在2030年代过渡到High-NA EUV设备的使用 [22] 产业链影响与未来展望 - 设备厂商将因技术代际跨越获得新一轮资本开支红利，材料供应商需开发适配新架构的材料，封装测试厂商要应对更严苛的要求 [24] - 整个半导体产业链都将因存储器的制程跃迁而重新洗牌 [24] - 存储产业进入罕见的"需求与投资双轮驱动"格局，为厂商激进投资提供底气 [23]