文章核心观点 - AMD计划在其下一代Zen 6架构处理器上采用全新的D2D互连技术，以实现性能和效率的大幅提升 [1] - 这一技术变革的早期迹象已在其Strix Halo APU产品中出现，表明新互连技术是Zen 6架构的关键组成部分 [1] - 新方法旨在通过采用台积电的InFO-oS封装和重布线层技术，取代现有基于SERDES的互连方案，以显著降低功耗和延迟，并提升整体带宽 [5][7] 现有互连技术分析 - 当前AMD自Zen 2架构以来一直使用基于SERDES PHYs的D2D互连技术，该技术通过串行器/解串器将并行数据流转换为串行比特流进行芯粒间通信 [3] - 现有SERDES方法存在效率欠佳的问题，其串行化/解串化过程会消耗额外能量用于时钟恢复和均衡等操作，从而增加功耗 [3] - 该方法另一个显著缺点是在D2D通信的两端增加了数据流转换带来的延迟 [3] Strix Halo的新互连技术 - Strix Halo APU采用了全新的D2D通信方法，核心是使用台积电InFO-oS封装和重布线层技术在芯粒下方布设短而细的并行导线 [5] - 新方法通过宽并行端口直接进行CPU Fabric通信，消除了传统SERDES技术所需的数据流转换开销 [5] - 技术变革的物理证据是Strix Halo中出现了矩形小焊盘阵列，这是Fan-Out实现的典型特征，同时庞大的SERDES模块被移除 [5] 新技术的改进与挑战 - 采用新方法后主要优势包括功耗和延迟需求显著减少，因为无需进行串行化/解串化操作 [7] - 整体带宽提升潜力更大，可通过在CPU Fabric上增加更多并行端口来实现 [7] - 新技术面临的挑战包括多层RDL设计增加了设计复杂度，以及芯粒下方空间被Fan-Out布线占据后需要调整布线优先级 [7] - 尽管存在挑战，Strix Halo在D2D互连方面的突破被认为令人惊叹，并预计将在Zen 6 CPU上保持一致 [7]

竞争态势与产品预期 - NVIDIA与AMD正竞相修改下一代AI架构设计以获取优势[1] - AMD高管对Instinct MI450产品线持乐观态度 称其将成为公司的"米兰时刻"[2] - MI450预计将比NVIDIA的Vera Rubin更具竞争力 下一代产品线将采用AMD技术栈[3] - 两家公司产品技术差距预计将缩小 因将采用相同技术如HBM4、台积电N3P节点和chiplet设计[6] 产品规格升级 - MI450X的TGP比初始值增加200W Rubin的TGP相应增加500W至2300W[5] - Rubin的内存带宽从每GPU 13 TB/s提升至每GPU 20 TB/s[5] - AMD Instinct MI450预计采用HBM4内存 每GPU容量最高432GB 内存带宽约19.6 TB/s[6] - NVIDIA Vera Rubin VR200预计采用HBM4内存 每GPU容量约288GB 内存带宽约20 TB/s[6] - MI450的密集计算性能约40 PFLOPS VR200的密集计算性能约50 PFLOPS[6] 技术创新与互连架构 - AMD计划在Zen 6上大幅提升D2D互连技术 Strix Halo APU已体现相关变化[7] - 传统SERDES PHY互连技术存在效率较低、能耗和延迟较高的问题[8][10] - Strix Halo采用台积电InFO-oS和RDL技术 通过宽并行端口进行芯片间通信[12] - 新方法无需序列化/反序列化 降低了功耗和延迟 提升了整体带宽[14] - 该互连创新预计将与Zen 6 CPU保持一致[14]

NVIDIA与AMD下一代AI架构竞争 - NVIDIA与AMD竞相修改下一代AI架构设计以获取优势，竞争预计比以往更加激烈[2] - AMD高管对Instinct MI450产品线持乐观态度，称其将成为公司的"米兰时刻"，并明确表示MI450将比NVIDIA的Vera Rubin更具竞争力[3] - MI450X的TGP额定值比初始值增加了200W，而Rubin的TGP也相应增加了500W，达到2300W[5] - Rubin的内存带宽从每GPU 13 TB/s提升到了每GPU 20 TB/s[5] AMD Instinct MI450与NVIDIA Vera Rubin规格对比 - AMD MI450预计2026年发布，采用HBM4内存，容量最高达每GPU 432 GB，内存带宽约19.6 TB/s，FP4稠密计算性能约40 PFLOPS[6] - NVIDIA Vera Rubin VR200预计2026年下半年发布，采用HBM4内存，容量约每GPU 288 GB，内存带宽约20 TB/s，FP4稠密计算性能约50 PFLOPS[6] - 两家公司预计将采用相同技术，包括HBM4、台积电N3P节点和基于chiplet的设计，技术差距将缩小[6] AMD D2D互连技术升级 - AMD计划在Zen 6处理器上大幅提升D2D互连技术，Strix Halo APU中已可见"Zen 6 DNA"[8] - 传统SERDES PHY方法存在效率较低、功耗和延迟较高的问题，串行/解串转换会增加数据流转换开销[10] - Strix Halo采用新方法，通过台积电InFO-oS技术和重分布层，在芯片间布置短而细的并行线路，移除大型SERDES块，降低功耗和延迟[12][15] - 新方法无需进行序列化/反序列化，通过在CPU结构中添加更多端口提升整体带宽[12]