SK海力士下一代DRAM技术路线图 核心观点 - SK海力士在IEEE VLSI Symposium 2025上发布未来30年DRAM技术路线图，重点突破传统微缩工艺瓶颈，推进4F平方VG平台和3D DRAM技术 [1] - 公司计划通过结构、材料与元件创新实现高密度、高速、低功耗DRAM，并解决3D DRAM成本问题以巩固竞争力 [2] - 技术路线图旨在为年轻工程师提供中长期研发方向，并与产业合作推动DRAM持续演进 [3] 技术细节 4F平方VG平台 - 采用垂直栅极结构（VG），单元面积从传统6F（2F×3F）缩小至4F（2F×2F），提升集成密度 [2] - 垂直栅极设计使通道环绕栅极四周，区别于传统平面结构，优化性能与功耗 [2] 3D DRAM技术 - 通过垂直堆叠存储单元突破平面结构限制，尽管堆叠层数增加可能推高成本，但公司计划以技术创新控制成本 [2] 行业背景与公司战略 - IEEE VLSI Symposium是全球半导体领域顶级学术会议，展示AI芯片、存储器等前沿成果 [1] - 公司对比2010年行业对DRAM技术停滞于20纳米的预测，强调持续创新是突破技术极限的关键 [3] - 未来技术研究院院长车善镕提出"为可持续未来推动DRAM创新"的研发理念 [1] 后续动态 - 公司副总裁朴柱东将在大会闭幕日公开VG结构与晶圆键合技术的DRAM电性验证成果 [3]

核心观点 - NEO半导体公司推出两种新型3D X-DRAM单元设计（1T1C和3T0C），旨在突破当前DRAM技术的密度和性能瓶颈，预计2026年投入概念验证测试芯片 [1] - 新技术采用类似3D NAND的结构，单个模块容量达512Gb（64GB），是现有市售模块的10倍，并实现10纳秒读/写速度和450秒数据保留时间 [1][20] - 设计针对AI、内存计算等高性能应用优化，支持混合键合技术，带宽提升16倍，同时降低功耗 [19][20] 技术细节 1T1C设计 - 集成1个晶体管和1个电容器，采用IGZO沟道增强数据保留能力，关断电流低至3×10⁻¹⁹A，保留时间超450秒 [5][8][20] - 电容与寄生位线电容比超10%，确保128层以上3D阵列的可靠感测电压，通过调整介电层厚度或材料可扩展至512层 [10] - 制造工艺基于改进的3D NAND技术，关键步骤包括交替沉积导电层/牺牲层、IGZO沟道形成和自对准位线孔加工 [22][35][38] 3T0C设计 - 集成3个IGZO晶体管（写入/读取/存储），通过栅极电子存储实现电流感应，专为AI和内存计算优化 [16][18] - 双层IGZO结构增强性能，金属栅极控制电流通断，支持高速数据处理和高效电源管理 [16][18] 性能优势 - 密度与兼容性：1T1C与主流DRAM/HBM路线图兼容，3T0C适配AI应用，1T0C支持混合内存逻辑架构 [43][46] - 工艺效率：采用成熟3D NAND工艺，单掩模自对准技术提升良率，支持300层以上堆叠且成本更低 [38] - 能效表现：IGZO技术降低刷新功耗，混合键合架构减少发热，带宽较传统方案提升16倍 [19][20] 行业影响 - 解决DRAM在10纳米以下节点的微缩瓶颈，提供单片3D阵列方案，突破电容器尺寸限制 [1] - 技术平台覆盖1T1C/3T0C/1T0C三种变体，满足从高密度存储到内存计算的多元化需求 [41][43][46] - 创始人Andy Hsu强调该创新重新定义内存技术可能性，推动DRAM扩展边界 [44]