SK海力士下一代DRAM技术路线图 核心观点 - SK海力士在IEEE VLSI Symposium 2025上发布未来30年DRAM技术路线图，重点突破传统微缩工艺瓶颈，推进4F平方VG平台和3D DRAM技术 [1] - 公司计划通过结构、材料与元件创新实现高密度、高速、低功耗DRAM，并解决3D DRAM成本问题以巩固竞争力 [2] - 技术路线图旨在为年轻工程师提供中长期研发方向，并与产业合作推动DRAM持续演进 [3] 技术细节 4F平方VG平台 - 采用垂直栅极结构（VG），单元面积从传统6F（2F×3F）缩小至4F（2F×2F），提升集成密度 [2] - 垂直栅极设计使通道环绕栅极四周，区别于传统平面结构，优化性能与功耗 [2] 3D DRAM技术 - 通过垂直堆叠存储单元突破平面结构限制，尽管堆叠层数增加可能推高成本，但公司计划以技术创新控制成本 [2] 行业背景与公司战略 - IEEE VLSI Symposium是全球半导体领域顶级学术会议，展示AI芯片、存储器等前沿成果 [1] - 公司对比2010年行业对DRAM技术停滞于20纳米的预测，强调持续创新是突破技术极限的关键 [3] - 未来技术研究院院长车善镕提出"为可持续未来推动DRAM创新"的研发理念 [1] 后续动态 - 公司副总裁朴柱东将在大会闭幕日公开VG结构与晶圆键合技术的DRAM电性验证成果 [3]

如果您希望可以时常见面，欢迎标星收藏哦~ 近日，初创公司NEO 半导体公司再次宣布一项有望彻底改变 DRAM 内存现状的新技：两种 新的 3D X-DRAM 单元设计——1T1C 和 3T0C。据介绍，这两类设计将于 2026 年投入概念 验证测试芯片，而基于公司现有的 3D X-DRAM 技术，能在新单元的单个模块上容纳 512 Gb（64 GB）；这比目前市售的任何模块多 10 倍。NEO 的测试模拟测得 10 纳秒的读/写速 度和超过 9 分钟的保留时间，这两项性能也处于当前 DRAM 能力的前沿。 NEO指出，之所以会推出这些方案，是因为公司看到了DRAM瓶颈。据他们所说，由于10纳米技 术节点以下电容器尺寸缩小的挑战，DRAM的微缩已遭遇关键瓶颈。尽管目前开发可行的DRAM 3D工艺极其复杂，但这仍然迫切需要单片3D DRAM阵列。这正是他们推出新产品和技术的原因。 NEO指出，新推出的3D X-DRAM 1T1C 和 3T0C是一种变革性解决方案，旨在为最苛刻的数据应 用提供前所未有的密度、功率效率和可扩展性。 1T1C和3T0C，完全解读 具体而言，新的 1T1C 单元集成了一个电容器和一个晶体 ...