**行业与公司概览** * **行业**: 半导体芯片制造，特别是先进逻辑芯片（如CFET、2D材料、互连技术）和存储芯片（3D NAND）领域 [1][5][6] * **涉及公司**: SK海力士、三星、美光、闪迪/铠侠、台积电、IMEC、Lam Research、东京电子、应用材料公司等 [5][33][42][66][111] **行业现状与挑战** * **超级周期与产能瓶颈**: 行业正经历有史以来最大的超级周期，先进逻辑芯片、DRAM、NAND需求旺盛，但产能扩张受限于洁净室空间和潜在的晶圆厂设备供应瓶颈 [2] * **技术演进放缓**: 制程微缩、功耗、成本等方面的技术进步已大幅放缓，海量研发投入仅带来微小的渐进式提升，摩尔定律面临“摩尔之墙”的挑战 [2] * **NAND行业的特殊挑战**: 在需求激增但洁净室空间受限的背景下，内存生产商无法新建产能，只能通过升级现有产线来增加供应，因此工艺密度（即单位晶圆存储容量）成为关键制约因素 [8] **3D NAND技术进展与竞争格局** * **SK海力士 321层 V9 NAND**: * **技术核心**: 相比前代238层V8，V9通过增加第三个“甲板层”（deck）和“插塞结构”（plug）来实现321层堆叠，这导致整体工艺步骤增加30%，蚀刻步骤增加20% [22][23][28] * **密度提升**: 321层工艺相比238层，每片晶圆存储容量提升44% [10] * **商业挑战**: 其存储密度为21 Gb/mm²，虽与美光2层结构的276L G9（21 Gb/mm²）相当，但美光的双层结构成本显著更低；同时，闪迪/铠侠即将推出的3层结构332L BiCS10密度更高（TLC 29 Gb/mm²，QLC >37 Gb/mm²）[33] * **三星钼（Mo）字线技术**: * **性能提升**: 在现有286层V9 NAND中，将字线金属从钨（W）改为钼（Mo），使接触电阻降低40%，读取时间缩短超过30%，寿命测试故障率降低94% [35][37][38] * **工艺难点**: 钼的原子层沉积工艺不成熟，易氧化，且沉积应力变化大，可能导致晶圆翘曲或破裂 [36] * **设备影响**: Lam Research在钼沉积设备领域占据主导地位，正从应用材料的钨设备中夺取份额 [42] * **SK海力士多址单元/每单元5比特技术**: * **创新架构**: 通过将每个存储通道精确分割为两个半圆柱形“位点”，使每个位点只需存储6个不同的阈值电压状态，两个位点组合即可实现36种状态，从而以更易实现的方式达到每单元5比特的存储目标 [48][49][52] * **制造挑战**: 该工艺需要在极高深宽比、非对称的孔洞中精确分割并沉积薄膜，制造复杂，目前不具备成本效益 [52][53] **先进逻辑技术：互连与材料** * **超越铜的互连金属——钌（Ru）**: * **三星的钌互连技术**: 通过晶粒取向工程，制备出（001）晶向占比达99%的高织构钌薄膜。在横截面积仅为300 nm²的超精细互连中，电阻降低46%。在GAA FET结构中，使用高织构钌M1线可实现26%的RC延迟缩减 [59][60][61] * **IMEC的路线图与16nm钌互连**: 根据IMEC路线图，A14至A10节点将从铜转向钌（至少从M0层开始）；A7节点将引入16nm间距，这可能是单次曝光High-NA EUV光刻的实用极限。IMEC已成功实现16nm间距的双层钌互连，良率超过80% [66][76] * **二维材料（2D TMDs）替代硅的潜力与挑战**: * **核心价值**: 在栅极长度进入10nm以下时，2D材料因其更大的带隙和更高的有效质量，能有效抑制源漏隧穿，从而控制关态漏电流，被视为延续摩尔定律的潜在路径 [78][79][94][95] * **主要挑战**: 1. **集成与制造**: 大规模量产是首要挑战。高质量2D薄膜的生长温度可能超过800°C，且存在前驱体安全问题。在300mm晶圆上直接生长是长期目标，但当前更可行的路径是低温转移集成 [80] 2. **接触电阻**: 在低电压操作（|VGS| < 1 V，|VDS| < 0.1 V）下实现接触电阻Rc < 100 Ω·µm是产品化的关键目标，目前仍具挑战 [82][83] 3. **P型性能瓶颈**: P型TMD FET性能远逊于N型，主要受费米能级钉扎和界面偶极子等物理效应影响，导致空穴注入困难，接触电阻高，这是实现CMOS功能的一阶瓶颈 [85][86][87] 4. **阈值控制与掺杂**: 缺乏可量产的替代掺杂技术。离子注入会损伤2D材料。当前主要依赖功函数工程、界面物理和栅介质电荷转移效应来调节阈值电压 [97] 5. **变异性与层控**: 薄膜质量、转移损伤、层数控制（单层vs多层）会引入显著的器件性能变异性 [90][91] 6. **物理建模**: 缺乏针对2D器件的、参数定义明确的专用TCAD模型，阻碍了从实验室到产品周期的快速迭代 [107][108] * **台积电进展**: 在2D FET研究中，通过在沟道与高k栅介质间插入中间层（IL）并优化表面处理，提升了p型器件性能，在单层WSe₂中实现了超过100 cm²/V·s的空穴迁移率 [98][99] **下一代晶体管架构：CFET** * **台积电CFET路线图**: 台积电在IEDM上宣布了CFET技术的目标时间表，计划在2030年代实现商业化量产，成为首家明确承诺CFET路线的晶圆代工厂 [111] * **CFET优势**: CFET（互补场效应晶体管）是GAA之后的下一个重大转折点，通过将NMOS层堆叠在PMOS层之上，结合背面供电，可将标准单元中的晶体管面积密度提升1.5至2倍 [111][112] **其他重要信息** * **NAND微缩路径**: 提升存储密度主要有四大途径：逻辑缩放（每单元比特数）、垂直缩放（堆叠层数）、横向缩放（单元尺寸/数量）、架构缩放（提升密度/降低损耗）[11][12][13] * **设备供应商动态**: 在3D NAND的高深宽比蚀刻设备领域，Lam Research传统上占据主导，但东京电子正在渗透；在钼沉积设备领域，Lam Research正从应用材料手中夺取份额 [27][42]

芯片制造技术进展 - 中国北京大学展示FlipFET设计 实现与CFET类似PPA而无需单片或顺序集成难题 [2] - FlipFET工艺在晶圆正面形成FinFET NMOS 背面形成FinFET PMOS 两者性能良好 [8] - FlipFET关键工艺步骤包括晶圆翻转和背面晶体管形成 共8个主要步骤 [11] - FlipFET优势在于自对准晶体管堆叠 无需高纵横比工艺 但面临成本和良率挑战 [12] - 中国实验室进一步创新FlipFET设计 包括自对准栅极和4堆叠晶体管方案 [13] DRAM技术发展 - DRAM面临4F2和3D两个拐点 6F2架构只能扩展到1D节点 [16] - 4F2单元尺寸为6F2三分之二 理论上密度可提高30% [23] - 4F2关键推动因素是垂直沟道晶体管 但制造难度更高 [24] - 4F2架构面临高纵横比蚀刻和沉积挑战 需EUV图案化 [31] - 3D DRAM同步开发中 中国芯片制造商可能成为该领域颠覆者 [36] 台积电技术创新 - 台积电研发BEOL金属层内eDRAM阵列 释放前端晶体管和底层金属层 [38] - 台积电4Mbit宏位密度63.7 Mb/mm² 未来几代技术潜力巨大 [41] - 台积电展示CVD生长二维材料NSFET 采用新颖"c形"接触方案降低电阻 [50][52] - 台积电广泛讨论forksheet架构 可能预示未来技术路线 [59] 二维材料应用 - 二维材料预计将在10A节点(约2030年)成为必要 聚焦TMD单层材料 [47] - 台积电展示NMOS器件 英特尔展示PMOS和NMOS器件 并在300mm晶圆试产 [52] - 二维材料生长是工业化关键障碍 目前主要采用CVD直接生长方案 [50] - 英特尔改进二维晶体管接触工艺 但仍依赖材料转移而非生长 [55] 先进晶体管架构 - Forksheet是GAA演进 通过介电壁使NMOS和PMOS更紧密连接 [56] - Forksheet面临制造挑战 需开发能承受工艺处理的超低k材料 [58] - CFET预计2030年左右推出 台积电/英特尔/三星/IMEC方案趋同 [63][64] - 英特尔展示CFET+背面供电集成方案 解决供电难题 [67] 英特尔18A工艺 - 英特尔18A工艺SRAM尺寸比Intel 3缩小30% [72] - 结合GAA晶体管和PowerVia背面供电 形成新金属堆叠架构 [74] - 在1.1V下时钟速度提高25% 0.75V下性能提高18%功耗降40% [74] - 预计2025年下半年量产 密度略低于台积电N3P [78] 数字孪生技术 - 数字孪生涵盖原子级到晶圆厂级模拟 加速设计优化 [79][80] - 新思科技QuantumATK套件用于原子级材料工程模拟 [82] - Lam Research SEMulator3D软件用于虚拟晶圆制造优化 [87] - 目标实现"无人值守"晶圆厂 设备需具备预测性维护能力 [89][92]