文章核心观点 - 比利时微电子研究中心（imec）在晶圆对晶圆混合键合与背面互连技术领域取得突破，为CMOS 2.0技术的发展铺平道路 [1] - CMOS 2.0技术通过将系统级芯片拆分为多个专用功能层并进行异质堆叠，解决了传统CMOS工艺按比例缩小的局限性 [1] - 这些技术创新旨在突破人工智能、移动设备等应用在计算性能提升时面临的瓶颈 [2] CMOS 2.0 技术核心 - 技术核心在于采用先进3D互连与背面供电网络，能在晶圆两侧实现高密度连接 [2] - imec在2025年VLSI研讨会上展示了两项关键成果：间距250纳米的晶圆对晶圆混合键合和背面间距120纳米的介质通孔 [2] - 这些技术提供了逻辑对逻辑或存储对逻辑堆叠所需的精细度 [2] 晶圆对晶圆混合键合 - 该技术优势在于实现亚微米级间距，提供高带宽、低能耗的信号传输 [3] - 工艺步骤包括室温下对齐并键合两个已加工晶圆，通过退火形成永久性铜-铜键合与介质键合 [3] - imec通过键合前光刻校正技术将键合间距缩小至300纳米，使95%的芯片对准误差小于25纳米 [3] - 在2025年VLSI研讨会上展示了六边形焊盘网格架构下250纳米间距键合的可行性 [3] 背面互连技术 - 作为正面键合的补充，该技术通过纳米级硅通孔或直接接触方式实现正面-背面连接 [4] - 背面供电网络从背面输送电力，减少了电压降并缓解了正面后端制程的信号布线拥堵问题 [4] - imec采用通孔优先工艺制作出背面介质通孔，该通孔以钼填充，底部直径20纳米，间距120纳米 [4] - 通过极致晶圆减薄工艺降低通孔深宽比，并确保TDV与55纳米背面金属层之间15纳米的对准余量 [4] 背面供电网络优势 - 将电力分配功能转移到晶圆背面，可容纳更宽、电阻更低的互连线 [6] - 设计-技术协同优化研究显示，该技术能提升常通型设计的功耗、性能、面积与成本表现 [6] - 在2纳米移动处理器设计中，与正面供电网络相比，BSPDN将电压降减少122毫伏，实现22%的面积节省 [6] 技术落地与未来展望 - 在纳米集成电路试点产线与欧盟资金支持下，CMOS 2.0技术已从概念走向实用 [7] - 该技术为半导体生态系统提供了可扩展的解决方案 [7] - 未来当键合间距缩小至200纳米以下时，与设备供应商的协作将成为解决对准难题的关键 [7] - 高密度正面与背面互连技术将开启计算创新的新时代 [7]

CMOS 2.0新扩展范式 - 2024年imec推出CMOS 2.0范式，通过系统技术协同优化（STCO）将SoC划分为功能层，每层采用最优技术选项构建[2] - 核心特性包括：3D异构层堆叠、逻辑拆分（高驱动层优化带宽/性能，高密度层优化逻辑密度/能效）、背面供电网络（BSPDN）[2][4] - 目标为突破通用CMOS平台限制，满足多样化计算需求，为半导体生态链创造价值[4] 3D互连技术突破 - 晶圆间混合键合实现400nm间距连接，较工业标准1μm提升2.5倍，采用SiCN键合电介质提高良率[10] - 路线图推进至250nm间距，需解决50nm套刻精度挑战，通过键合波传播模型和光刻校正实现300nm间距[14][15] - 高密度互连支持逻辑-逻辑/存储器-逻辑堆叠，铜焊盘提供低电阻连接，带宽密度提升且每比特功耗降低[8][9] 背面供电网络（BSPDN） - 供电网络迁移至晶圆背面，扩大互连线尺寸降低电阻，IR压降减少122mV，缓解正面BEOL拥堵[25][31] - 在开关域设计中面积减少22%，电源开关数量优化，适用于移动计算等功耗敏感场景[27][31] - 结合纳米硅通孔（nTSV）实现20nm直径/120nm间距通孔，钼填充降低电阻，支持标准单元级连接[21][23] 系统集成创新 - 多层堆叠架构两侧均配置金属线，通过TSV和直接背面接触实现正反面连接，需平衡晶圆减薄与光刻畸变控制[18][19] - 先通孔/中通孔/后通孔多种集成方案，圆形或狭缝形通孔设计权衡覆盖公差与面积[23] - 55nm背面金属线与20nm通孔叠对边距15nm，依赖高阶光刻校正补偿工艺畸变[24] 技术路线图与影响 - CMOS 2.0依赖3D互连/BSPDN/逻辑缩放等创新，推动半导体行业从同质化向异构化系统设计转型[5][32] - 晶圆键合设备需升级以实现250nm间距量产，工具供应商合作成为关键[15] - 该范式可能重构chiplet方法，在SoC内部实现异构集成，扩展计算系统设计选项[32]

半导体行业技术演进 - 半导体行业过去依赖晶体管尺寸缩小提升性能，但该模式正失去动力，制造成本不降反升，功率传输成为瓶颈[2] - 行业转向3D集成技术，通过垂直堆叠逻辑、电源和内存组件突破平面限制，CMOS 2.0方案创建晶圆级多层专用层[2] - imec提出CMOS 2.0将芯片分成优化功能层并垂直堆叠，这代表从纳米片技术向三维功能集成的重大转变[3][5] CMOS 2.0技术架构 - 核心技术包含背面供电、细间距混合键合、互补场效应晶体管(CFET)和双面工艺四大支柱[6][7][8][9] - 背面供电将电源轨移至晶圆背面，降低电压降30%并释放布线资源，但需解决20微米超薄晶圆处理难题[12][14] - 混合键合间距从40-50微米缩小至2微米以下，铜-铜互连实现高带宽，要求亚微米级对准精度[12][14] 设计与制造挑战 - 3D集成彻底改变设计规则，需重构SoC分区、布线和验证方法，EDA工具需支持跨层热梯度和机械应力建模[16][17] - 制造面临混合键合对准(100nm精度)、晶圆减薄(20μm)、工艺复杂性(500+蚀刻配方)和缺陷检测四重挑战[19][20][21] - 良率管理成经济性关键，多层堆叠使缺陷率呈指数累积，需建立"已知良好层级"测试体系[24][25] 替代技术方案比较 - 2.5D集成采用中介层芯片方案，优势在于灵活性和成熟度，但I/O密度比混合键合低100倍且延迟更高[27][29] - 单片CFET微缩保持现有流程，可提升密度30-40%，但无法解决互连瓶颈问题[28][29] - 高性能计算优先采用CMOS 2.0，中端市场可能延续2.5D或成熟节点，形成技术路线分化[25][29][33] 产业化推进路径 - 需突破亚微米键合可靠性(1μm间距)、EDA工具成熟度、超薄晶圆处理(翘曲<50nm)和生态协同四大里程碑[32][33] - 初期将应用于AI加速器/HPC等高端领域，随良率提升逐步向移动设备扩展，5年内或形成规模产能[33][34] - 行业需重构供应链合作模式，从晶体管微缩竞赛转向系统级三维集成创新[30][33][34]