光刻工艺概述 - 光刻是半导体制造中关键工艺，每个掩模层均需光刻作为起始点，0.13μm CMOS工艺包含474个步骤中212个与光刻曝光相关[1][16] - 技术节点演进中最小特征尺寸按70%比例缩减（1/√2），电路密度提升2倍[1][16] - 光刻决定技术节点限制因素，台积电7nm DUV工艺掩模层数达87层[16] 逻辑芯片与存储芯片光刻差异 - 逻辑芯片金属互连层复杂，7nm工艺M1线/槽pitch约40nm[2][17] - 存储芯片（DRAM/NAND）采用规则线宽结构，DRAM字线pitch全局恒定，三星D1z代LPDDR5位线线宽仅13.5nm[2][17][22] - 3D NAND通过增加层数而非缩小pitch实现高密度[17][23] 光刻工艺流程 - 基本流程：旋涂光刻胶→预烘烤→曝光→显影，需配合掩模版使用[3][26] - 匀胶显影机（Track）实现涂胶/烘烤/显影等功能，浸没式工艺需增加去离子水冲洗[4][52][55] - 显影方法包括水坑式/浸没式/喷淋式，化学放大胶需后曝光烘烤（PEB）[69] 掩模版技术 - 掩模版制造含CAM处理/光刻/检测三环节，先进节点（≤130nm）采用电子束直写[3][41][42] - 相移掩模（PSM）通过相位调制提升分辨率，包括交替型/衰减型/高透射率型[43][47] - 掩模版标准尺寸152mm×152mm×6.35mm石英基板，含OPC修正和边框设计[35][41] 光刻设备与光源 - 2024年光刻相关设备市场规模293.67亿美元，2025年预计达312.74亿美元[7] - 光源演进：汞灯（365nm）→KrF/ArF准分子激光（248/193nm）→EUV激光等离子体（13.5nm）[5][87][92] - EUV光源采用锡液滴激光等离子体方案，ASML NXE:3600D功率达300-350W[96][99][100] 分辨率与工艺参数 - 分辨率公式：R=k₁·λ/NA，通过缩短波长/增大NA/降低k₁提升[84][88] - 193nm浸没式光刻使等效波长缩短，支持32-7nm工艺[92] - 套刻误差（Overlay）在3nm节点需控制在2nm内，金属线宽约20nm[73] 光刻机分类 - 接触式/接近式光刻采用1:1复制，投影式通过4:1缩小成像[78][79] - 步进扫描式（Scanner）通过狭缝扫描实现大视场曝光，支持高NA成像[79][80] - EUV光刻采用多层膜反射镜，需真空环境运行[100][101]