光刻机技术趋势 - High-NA EUV光刻机从"天价顶配"变为"仓库积灰"，英特尔、台积电、三星均推迟使用计划 [1][3][6] - High-NA EUV售价3.78亿美元，比普通EUV贵近一倍，台积电通过现有EUV+多重曝光技术实现1.4nm制程 [6] - 三星将DRAM生产中的High-NA EUV应用推迟至2030年，因3D DRAM架构无需光刻技术 [6] 刻蚀技术崛起 - 3nm以下制程中刻蚀步骤占比超50%，GAAFET架构依赖刻蚀机完成三维结构雕琢 [7][8] - 刻蚀机厂商Lam Research和东京电子订单排至2026年，ASML 2024年EUV出货量仅44台，低于预期10台 [8] - 芯片制造逻辑从"二维压缩"转向"三维堆叠"，刻蚀技术成为核心 [8] ASML市场地位变化 - 2024年ASML光刻机总销量418台，中国大陆贡献36.1%收入（约797亿人民币），DUV需求旺盛 [9] - High-NA EUV面临销售困境，ASML路线图显示现有EUV技术仅能支持至2027年1.4nm制程 [10] - 新兴技术如EUV-FEL光源、原子光刻、纳米压印可能颠覆ASML垄断地位 [11] 半导体行业新逻辑 - 摩尔定律逼近物理极限，行业转向三维堆叠、Chiplet和新材料以提升性能 [12] - 光刻技术重要性下降，行业竞争焦点转向架构优化和成本控制 [12][14] - 中国在成熟制程设备自主化进展显著，未来可能改变全球供应链格局 [11][14]

公司核心技术 - 自研3Sheng Integration Platform集成系统级规划、物理实现与分析、可测试性设计五大引擎，支持三维异构集成系统的敏捷开发与协同设计优化[3] - 独创性技术包括统一数据底座、跨Die测试诊断及容错修复机制，保障三维系统可靠性[5][25] - 3Sheng Ocean工具提供堆叠芯片系统级测试设计功能，覆盖键合前后全流程可测性需求[5][21] 堆叠芯片测试挑战 - 三维堆叠芯片新增Die间互连接口测试需求，需解决兼容性、连通完整性及缺陷识别问题[10] - 高密度互连场景下信号走线复杂度陡增，测试方案需具备灵活性与可复用性[10][15] - 不可逆的互连测试流程（Pre-Bond/Mid-Bond/Post-Bond）对测试准确性和成本效益要求极高[13] 测试技术方案 - 采用混合测试方案（扫描链/BIST/边界扫描），符合IEEE 1149.1-1838标准，支持多厂家Die统一测试接口[17][19] - 测试修复IP集成故障采集、自修复电路，通过扫描隔离单元实现跨Die信号访问控制[21][23] - 自适应测试向量生成技术缩短CP测试时间50%，故障覆盖率提升至99.99%[25][27] 容错与可靠性设计 - eFPGA可编程技术实现动态路由与协议转换，冗余修复覆盖85%堆叠芯片有效面积[29][31] - TSV互连策略分组设计解决热电耦合干扰，支持RDL/TSV故障在线识别与冗余切换[29][31] - 自修复补偿电路可修复聚簇IO故障，降低15%布局布线开销[27][31] 行业应用价值 - 三维堆叠EDA技术填补国产软件差距，推动AI/GPU/RISC-V等领域高性能芯片发展[34] - 方案助力实现更高集成度（2.5D/3D/3.5D/SoW）、更低功耗的芯片系统[34][36] - 技术已在高性能计算芯片HBM总线互连等场景验证，优化测试成本效益[10][27]