行业范式转变 - 全球半导体产业正从竞速赛转向以创新为核心的全新范式，Chiplet技术成为关键，它通过将复杂系统分解为模块化小芯片并利用先进封装进行异构集成，以开辟通往更高性能密度的路径 [1][16] - Chiplet技术的兴起是一场围绕“系统级最优化”的生态革新，其设计复杂度指数级增长，要求EDA软件、IP供应商、晶圆厂和封装厂之间达成深度协同 [1][17] - 产业界需要的不仅仅是单点工具创新，而是能够应对系统性难题的整体解决方案，作为芯片设计基石的EDA软件角色与能力亟需进化 [1][17] 系统级协同与设计方法 - 传统“先芯片、后封装、再板级”的线性设计流程难以进行早期跨领域权衡，需突破藩篱以从全局释放Chiplet潜力 [18] - 西门子EDA基于系统技术协同优化理念，贯穿整个3D IC的设计、验证和制造全流程，追求系统层面的整体优化 [4][19] - 公司为Chiplet设计提供从架构规划到签核验证的全流程方案，旨在提供穿越复杂性的“指南针” [4][21] 全流程工具链方案 - 在系统架构设计环节，Innovator3D IC™ Integrator可构建含小芯片、中介层、基板及PCB的3D数字孪生，支持早期架构探索与预仿真评估 [4][21] - 在逻辑验证环节，Veloce CS融合硬件仿真加速、企业原型与软件原型，支持开发初期快速迭代 [4][21] - 在物理设计环节，芯片层使用Aprisa™/Tanner™布局布线，系统层有PCB layout和Innovator3D IC Layout，后者能高效处理2.5D/3D结构中复杂的中介层和基板设计 [5][21] - 在物理验证环节，Calibre®平台将单芯片“黄金”DRC/LVS标准延伸至多芯片与3D堆叠 [5][22] - 在物理测试环节，Tessent™平台覆盖多芯片及3D结构，提供全面测试方案以保障系统可靠性 [5][23] 多物理场耦合分析 - 针对2.5D/3D IC设计中的电-热-力多物理场耦合挑战，西门子EDA提供了一套完整的闭环分析解决方案 [5][23] - 该方案覆盖信号与电源完整性、热分析和机械应力分析三大关键环节 [7][23] - 信号与电源完整性通过芯片级工具Calibre mPower与系统级工具HyperLynx™ SI/PI进行电学验证 [7][25] - 热分析利用Calibre 3DThermal实现全流程自动化建模，执行高效率、高精度的热分析 [7][25] - 机械应力分析借助Calibre 3DStress对热-机械应力及翘曲进行晶体管级精确分析 [9][27] - 该流程能有效模拟“功耗生热、热致形变、应力影响电性”的复杂相互作用，帮助设计者在统一环境中进行协同优化 [9][27] 制造端协同与赋能 - 先进封装技术是Chiplet从概念走向现实的钥匙，封装工艺的迭代直接推动Chiplet架构向更高效、复杂、经济的方向演进 [9][28] - 西门子EDA在工具正式发布前，就已与晶圆厂和封测厂展开深度合作，确保交付给设计公司的工具链是与目标制造工艺同步就绪的成熟解决方案 [9][28] - 作为台积电3D Fabric联盟创始成员，公司直接参与制定相关设计流程与标准，其工具链适配TSMC先进封装工艺并支持3Dblox开放标准 [9][28] - 西门子为台积电3D Fabric技术提供经认证的自动化设计流程，由Innovator 3D IC Integrator等功能支持，能有效应对持续上升的时间压力和设计复杂度 [10][29] - 公司与日月光协作完成封装设计套件的开发，通过采用Xpedition基板集成软件和Calibre 3DSTACK等技术，并整合日月光设计流程，可减少2.5D/3D IC和FOCoS的封装规划和验证周期，在每一次设计周期中大约可以减少30%到50%的设计开发时间 [11][30] 生态体系构建 - 西门子EDA多维并举，深度参与并推动Chiplet生态体系的构建，致力于成为产业互联的关键节点 [11][31] - 公司积极参与开放计算项目所推动的Chiplet行业标准制定工作，深入参与关键工具与相关规范的标准建立 [12][31] - 为确保工具链精准响应快速迭代的制造工艺，公司构建了常态化的产业协同机制，与全球领先的IC设计公司保持定期深度技术交流，并与全球主要晶圆厂和封测厂建立紧密技术合作渠道 [15][34] - 公司高度重视与学术界和研究机构的合作，通过直接合作或授权代理商模式，与全球多所知名大学及科研机构建立定期合作机制，以掌握未来技术发展趋势 [16][35]

文章核心观点 - 全球半导体产业正从竞速赛转向以创新为核心的新范式，Chiplet技术成为关键路径，其发展本质是一场围绕“系统级最优化”的生态革新[4] - 传统线性设计流程难以应对Chiplet带来的系统级挑战，需要能够进行跨领域权衡与协同优化的整体解决方案[5] - 西门子EDA基于系统技术协同优化理念，提供贯穿3D IC设计、验证和制造全流程的完整方案，旨在帮助客户实现系统级高效能[6][18][26] 行业趋势与挑战 - 全球半导体产业正从旷日持久的竞速赛，转向以创新为核心的全新范式[4] - Chiplet技术主张将复杂系统分解为模块化小芯片，通过先进封装进行异构集成，以开辟通往更高性能密度的路径[4] - 随着设计复杂度指数级增长，Chiplet技术要求EDA软件、IP供应商、晶圆厂和封装厂之间达成深度协同[4] - 产业界需要的不仅仅是单点工具创新，而是能够应对系统性难题的整体解决方案[4] - 传统“先芯片、后封装、再板级”的线性设计流程，难以在早期进行跨领域权衡，可能引发难以预计的后果[5] - 先进封装技术是Chiplet从概念走向现实的钥匙，其工艺迭代直接推动Chiplet架构向更高效、更复杂、更经济的方向演进[19] 西门子EDA的解决方案与理念 - 整个设计流程基于系统技术协同优化理念，贯穿3D IC的设计、验证和制造全流程，追求系统层面的整体优化[6] - 为Chiplet设计提供从架构规划到签核验证的全流程方案[8] - 在系统架构设计环节，Innovator3D IC™ Integrator可以构建含小芯片、中介层、基板及PCB的3D数字孪生，支持早期架构探索与预仿真评估[8] - 在逻辑验证环节，Veloce CS融合硬件仿真加速、企业原型与软件原型，支持在开发初期快速迭代[9] - 在物理设计环节，芯片层使用Aprisa™/Tanner™布局布线，系统层有PCB layout和Innovator3D IC Layout，后者能够高效处理2.5D/3D结构中复杂的中介层和基板设计[10] - 在物理验证环节，Calibre®平台把单芯片“黄金”DRC/LVS标准延伸至多芯片与3D堆叠[11] - 在物理测试环节，Tessent™平台覆盖多芯片及3D结构，提供全面测试方案以保障系统可靠性[12] - 针对2.5D/3D IC设计中的电-热-力多物理场耦合挑战，提供了一套完整的闭环分析解决方案，覆盖信号与电源完整性、热分析和机械应力分析三大关键环节[14] - 信号与电源完整性通过芯片级工具Calibre mPower与系统级工具HyperLynx™ SI/PI进行电学验证[15] - 热分析利用Calibre 3DThermal实现全流程自动化建模，执行高效率、高精度的热分析[15] - 机械应力分析借助Calibre 3DStress对热-机械应力及翘曲进行晶体管级精确分析[16] - 该流程能够有效模拟“功耗生热、热致形变、应力影响电性”的复杂相互作用，帮助设计者在统一环境中进行协同优化[18] 与制造端的协同合作 - 工具的先进性建立在与制造端高度协同的基础之上，在工具正式发布前，已与晶圆厂和封测厂展开深度合作，确保交付的解决方案与目标制造工艺同步就绪[19] - 作为台积电3D Fabric联盟创始成员，直接参与制定相关设计流程与标准，工具链适配TSMC先进封装工艺[19] - 支持台积电提出的3Dblox开放标准，该标准能够统一描述Die-to-Package全层级设计行为与规格，相关工具链已获官方认证[19] - 为台积电3D Fabric技术提供经认证的自动化设计流程，即基于先进的封装集成解决方案，提供经过认证的台积电 InFO封装技术自动化工作流程[20] - 该自动化设计流程由Innovator 3D IC Integrator的异构集成座舱功能提供支持，包括Innovator3D IC Layout、HyperLynx DRC 和 Calibre nmDRC软件[20] - 与日月光协作完成封装设计套件的开发，帮助客户进行日月光扇出型封装和2.5D中介层线路MEOL的设计[20] - 通过采用西门子EDA设计途径，有效应对设计过程中持续上升的时间压力和设计复杂度[20] - 整合日月光设计流程这一共同开发流程，可以减少2.5D/3D IC和FOCoS的封装规划和验证周期，在每一次设计周期中大约可以减少30%到50%的设计开发时间[21] 生态体系构建与产业联动 - 深度参与并推动Chiplet生态体系的构建，致力于成为产业互联的关键节点，从标准制定、产业联动到学术共研，全面夯实Chiplet从设计到制造的技术基础[23] - 积极参与开放计算项目所推动的Chiplet行业标准制定工作，深入参与了Chiplet应用中所涉及的关键工具与相关规范的标准建立[23] - 构建了常态化的产业协同机制，产品团队与全球领先的IC设计公司保持定期深度技术交流，以深入洞察未来工具的功能需求[25] - 与全球主要晶圆厂和封测厂建立了紧密的技术合作渠道，提前了解制造工艺在量产前需要准备的关键要素，并据此进行产品前瞻布局[25] - 高度重视与学术界和研究机构的合作，通过直接合作或授权代理商模式，与全球多所知名大学及科研机构建立定期合作机制，开展工具协作与技术研讨[25]

核心观点 - AI工作负载的复杂性和规模增长导致芯片功耗需求激增，NVIDIA的Blackwell功耗范围达700瓦至1400瓦[1] - 传统横向供电架构面临功率损耗和过热问题，行业正转向垂直供电技术以缩短电源路径[3][4] - 高功率密度带来热管理挑战，先进封装采用多尺度散热技术如铟合金TIM（导热率80 W/mK）[8] - 钼金属化技术可将接触电阻降低50%，在20纳米以下线宽应用中优于传统铜/钨材料[11][12] - 背面供电网络(BSPDN)通过分离电源/信号布线提升晶体管密度，但增加热管理难度[15][16] - 系统技术协同优化(STCO)成为必要，需整合芯片设计、封装和系统级热/电仿真[18][19] 技术趋势 供电架构革新 - 垂直供电技术通过嵌入式电压调节将电源轨直接集成至芯片下方，减少PCB走线损耗[4] - 基板/中介层集成供电层配合局部去耦技术，可提升电源稳定性并释放30%顶部布线空间[4] - 背面供电网络使电源阻抗降低40%，但需解决晶圆减薄至50微米以下的机械可靠性问题[15][16] 材料创新 - 钼互连在20纳米以下线宽保持低电阻特性，电子平均自由程比铜短3倍[11][12] - 相变TIM材料替代传统焊料，空洞率需控制在5%以内以避免热点形成[8][9] - 双面散热设计采用微流体冷却技术，热阻较单面方案降低60%[9] 封装技术 - 3D堆叠使热密度提升3倍，需采用TSV对准精度达±0.5μm的混合键合工艺[2][16] - 系统级封装(SiP)中供电网络阻抗需控制在10mΩ以下以避免IR压降超5%[18][19] - 嵌入式多域电容器模块可减少电源噪声达30dB，但需解决10^6次热循环可靠性[7][17] 性能指标 - AI训练芯片持续功率突发达1kW，推理芯片瞬态响应时间需<1ms[8] - 垂直供电使电源路径缩短90%，电压降从200mV降至20mV[4][15] - 钼互连在16nm线宽下电阻率比铜低40%，电迁移寿命延长10倍[12][13] - 3D堆叠芯片层间热阻需<0.5K·cm²/W以避免10%性能降级[2][9] 行业动态 - 台积电/三星已将背面供电技术导入2nm节点，晶圆成本增加15-20%[15][16] - Lam Research开发ALD钼沉积设备，沉积速率达50nm/min，均匀性±2%[11][12] - Amkor的FCBGA封装采用激光钻孔技术，通孔密度达10^4/cm²[8][9] - Imec展示双面散热原型，结温降低25℃@500W功率[15][16]