单次曝光高数值孔径EUV光刻技术里程碑 - 在SPIE光掩模技术+EUV光刻会议上展示单次印刷高数值孔径EUV光刻技术的两项突破性成果：20nm间距线结构（尖端到尖端临界尺寸13nm）以及20nm间距钌线的电气测试结果[1][8] - 通过优化金属氧化物抗蚀剂、底层、照明光瞳形状和掩模，实现了20nm间距线结构的局部临界尺寸均匀性低至3nm[3][9] - 对于20nm间距的金属化线结构，获得了100%的电气测试良率，实现了包括15nm尖端结构的低电阻功能互连[7][10] 技术细节与性能参数 - 展示的线结构包括20nm间距线结构、11nm和13nm尖到尖临界尺寸，以及18nm间距和16nm尖到尖结构[3] - 预计端到端距离将缩小至13纳米及以下以满足20纳米金属间距逻辑路线图要求，并在11纳米工艺上取得进展[5] - 使用直接金属蚀刻工艺获得了20nm间距钌线，证明了钌直接金属蚀刻与单次曝光高数值孔径EUV光刻技术的兼容性[4][5] 行业合作与战略意义 - 与光刻设备公司ASML合作，在荷兰费尔德霍芬设立高数值孔径EUV联合实验室，推动光刻技术发展[3][11] - 该成果在实现《欧洲芯片法案》关于2纳米以下逻辑技术节点的目标方面发挥关键作用，推动行业迈入埃时代[3][11] - 采用单次高数值孔径EUV技术可实现比多重曝光更少的处理步骤，降低制造成本和环境影响，并提高良率[10] 技术路线图与发展方向 - 为实现20纳米以下的金属化工艺，业界可能需要转向替代金属化方案，如钌直接金属蚀刻[5][10] - 正在进一步缩小端到端尺寸，并将这些结构转移到底层硬掩模中，从而实现真正的镶嵌互连[5][10] - 成果标志着高数值孔径EUV图案化单次打印能力提升的重要里程碑，将解锁2nm以下逻辑技术路线图[8]

战略合作与技术创新 - imec与蔡司半导体制造技术公司(SMT)签署战略合作伙伴协议(SPA)，将合作延长至2029年，共同推进2纳米以下半导体技术的研发[1][3] - 双方自1997年起已开展多项联合项目，旨在延续摩尔定律，推动微芯片和内存处理器性能提升[3] - 合作重点包括高数值孔径EUV光刻技术，该技术对生产更强大、更节能的AI、自动驾驶、工业4.0等关键应用芯片至关重要[3] 试验生产线扩展 - imec正在比利时鲁汶扩展NanoIC试验线，涵盖半导体制造全价值链和技术链[5] - 蔡司将通过提供集成到ASML光刻扫描仪系统的光学元件支持试验线，并参与制造、工艺和测量技术研究项目[5] - 试验线旨在为行业提供先进半导体技术平台，用于创新探索、开发和测试，同时优化现有设备和方法以实现更小、更强、更节能的芯片[5] 行业合作与欧洲战略 - 双方合作符合《欧洲芯片法》目标，旨在加强欧洲技术主权、竞争力和韧性[7] - 蔡司对imec试验线的投资有助于保持欧洲在最新半导体设备领域的领先地位[7] - 该战略伙伴关系体现了欧洲合作伙伴间的凝聚力，对建立全球最先进的2纳米以下研发基础设施NanoIC试验线至关重要[8]