Chiplet架构的核心优势与驱动力 - 新型Chiplet架构旨在解决传统单芯片(SoC)在功耗、散热和尺寸上面临的物理极限问题 为高性能计算(HPC)和人工智能(AI)开辟新的发展道路[2] - 相比单芯片处理器 Chiplet架构能以更低的成本提供更高性能 同时能耗降低高达10倍[2] - 传统SoC将所有组件集成在单一芯片上 随着芯片尺寸增大 制造成本增加且良率下降 同时AI工作负载导致大量数据在芯片间传输 消耗大量电力并产生巨大热量[2] Chiplet架构的技术原理与标准 - Chiplet架构采用封装级缩放方法 将组件插入埋藏在基板中的标准互连线 而非直接焊接在芯片上[4] - 通用芯片级互连高速标准(UCIe)于2022年推出 得到了英特尔、AMD、Arm、谷歌云、Meta、微软、高通、三星和台积电等巨头的支持[4] - UCIe提供分层架构 可与PCIe、CXL、NVLink和UALink等其他互连标准兼容[4] Chiplet架构带来的核心益处 - 允许将芯片紧密排列并通过UCIe连接 减少数据传输 从而降低功耗[4] - 赋予用户更大灵活性 可在系统特定位置采用特定处理器 更好地平衡性能与成本 而非被迫使用芯片制造商预先集成的组件[4] - 制造优势显著 较大的单芯片缺陷率高、良率低 而Chiplet架构可轻松更换有缺陷的组件 有助于降低厂商锁定[4] Chiplet架构的性能与扩展性突破 - 芯片间通信即使相邻也会造成延迟和功耗影响 而在封装内部 效率和性能会大大提高[5] - Chiplet技术的核心优势在于能够突破光刻掩模的限制 实现封装级扩展 创造出远超单个整体芯片所能容纳的系统规模[5] - 使用标准设计的芯片构建模块来构建系统 采用像UCIe这样功耗特性更好的芯片间接口 取代传统高功耗的标准芯片间接口[6] Chiplet在HPC与AI领域的应用现状 - 高性能计算领域正在引领Chiplet普及 因为其已触及当前芯片设计的物理极限[5] - Chiplet技术对于超级计算机并不新鲜 已被应用于百亿亿次级(Exascale)系统中 例如橡树岭国家实验室的Frontier超级计算机采用了基于Chiplet的设计 使用AMD EPYC "Trento" CPU 理研的FugakuNEXT超级计算机预计也将采用该技术[6] - AI的蓬勃发展迫使计算机制造商寻求新路径 Chiplet架构为AI和HPC提供了另一种提供所需处理能力的方式 无需为单一需求完全重新设计系统[7] Chiplet架构的设计灵活性与经济效益 - 允许对不同组件采用不同工艺 例如GPU可升级至2纳米或1.4纳米等新工艺 而I/O接口或射频模块可继续使用3纳米或5纳米等现有工艺 从而节省重新设计的额外成本[7] - 使设计者能够专注于其核心优势(“独门秘方”) 从而加快产品上市速度[7] - 支持三维设计 使组件能够堆叠 实现更高的计算密度、更低的数据延迟和功耗 尽管会带来更高成本、更复杂结构和更大散热需求[7] 3D Chiplet技术、市场与生态发展 - 3D技术离现实应用并不遥远 人工智能工厂和人工智能数据中心是这类应用的最大市场 因为它们有能力和财力支持这类创新活动[8] - Chiplet本质上是用于构建计算机的标准化模块 标准对于确保不同公司产品的兼容性至关重要[8] - Chiplet社区和市场虽处发展初期 但核心力量稳固、发展势头强劲 行业成员将齐聚Chiplet峰会[8] UCIe标准的关键作用与行业态度 - 采用UCIe是建立Chiplet标准的核心 也是扩大Chiplet社区规模和范围的关键[8] - UCIe的普及对Chiplet市场是好事 随着其普及 人们相信在芯片上使用UCIe后 也能在其他项目中与其他合作伙伴复用 这很有帮助[9] - 芯片社区中有些供应商对采用UCIe持谨慎态度 他们希望确保在UCIe上的投资能够获得回报[8]

文章核心观点 - 中国科技出行产业正经历深刻的系统性变革，从增量扩张转向以效率、规模与体系能力为核心的高质量发展阶段 [1] - 2026年产业趋势共同指向系统级重构，算力架构、电子电气架构与软件平台持续集中，推动整车由分布式功能叠加演进为高度集成的系统工程 [32] - 产业竞争正由单点性能领先，转向系统协同效率、工程化能力与规模复制能力的综合比拼，下一阶段的胜出者将是能够构建可复制、可扩展、可演进系统能力的组织 [34] 企业降本增效维度 - **Chiplet重构车载芯片架构**：传统单芯片SoC难以支撑L3+自动驾驶与大模型座舱需求，Chiplet通过“化整为零、异构集成”的设计思路，将CPU、GPU、NPU等功能模块解耦，匹配不同制程，实现算力按需扩展、成本结构优化与开发节奏加快，有望从2026年起从高端车型落地，逐步成为高性能智驾芯片主流方案 [4] - **AI Box解耦算力部署**：在大模型加速上车的背景下，AI Box以独立、即插即用的计算单元形态，在不大幅改动电子电气架构的前提下为车辆快速补充本地AI算力，支持软硬解耦与OTA持续演进，初期主要承载智能座舱大模型推理任务，未来可能向智驾场景扩展 [6] - **车规芯片国产化全面提速**：在供应链安全、成本优化、本地化服务响应速度提升驱动下，通信芯片（如以太网通信芯片）、功率半导体（SiC/GaN器件）、MCU率先实现国产化大关，AI SoC紧随其后，车载通信与功率半导体已从“技术可行”进入“规模导入”阶段 [9][10] - **48V低压架构成为关键底座**：随着高功率智能部件持续上车，12V系统面临瓶颈，产业演进路径为短期“12V主配电+部分48V高功率部件优先上车”，覆盖线控转向、主动悬架、高性能热管理等场景，中长期向48V主配电网络演进，48V零部件已在特斯拉Cybertruck等车型验证，预计2025年在蔚来ET9、极氪9X等高端车型规模应用，2026年成为更多旗舰车型导入的关键节点 [15] 用户体验升维维度 - **大模型驱动智能座舱迈入系统级智能体时代**：大模型向具有推理能力的智能体演进，推动智能座舱从“交互工具”向“系统级智能体”跃迁（座舱3.0时代），能够跨域协同导航、音乐、空调与驾驶场景，主动理解用户目标并提前规划执行路径，其技术底座是具有理解和推理能力的VLM大模型与OMNI多模态大模型 [22] - **小屏重构交互入口，座舱迈向多触点协同体验**：在中控大屏高度同质化背景下，交互重心从“中心化大屏”转向分布式小屏与多触点协同，通过AR-HUD、方向盘屏、门板屏、后排娱乐屏等小屏承载高频、低干扰操作，实现以场景触发为核心的无感交互与快速反馈，降低驾驶分心风险 [28] - **L3分阶段落地推进，智能驾驶回归安全与理性**：随着2024–2025年首批L3准入许可陆续发放，L3自动驾驶将在监管与安全约束下，以阶段性、小范围、附条件的方式推进商业化落地，通过强化DMS驾驶员监控、明确ODD运行设计域、逐步厘清事故责任划分机制来清晰界定应用边界，商业化形态呈现限定场景（高速、城市主干道）、附条件启用、以AEB等基础安全功能作为兜底保障的特征 [25] 生态协同创新维度 - **车载光通信从技术验证走向量产拐点**：随着车内数据流量指数级增长，传统车载以太网面临带宽上限、抗电磁干扰和线束重量等瓶颈，光纤通信具备超高带宽（10Gbps+）、强抗干扰、轻量化、低延迟特点，产业节奏为：2019–2025年标准与产品验证期；2026–2027年进入局部试点与量产导入窗口，通信带宽可达10–50Gb/s；2028年以后有望与传感器体系深度融合迈向成熟期 [13] - **线控转向上车拐点临近，底盘三轴融合加速**：随着L3法规落地、技术成熟度提升，线控转向（SBW）因其实现全链路安全冗余、人机解耦，为L4预留硬件接口，正从小规模验证走向量产导入，并有望在2026年前后迎来上车拐点，同时底盘转向、制动、悬架的控制系统走向一体化协同控制（三轴融合），帮助实现更稳定的车身姿态和更精准的操控反馈，预计2026年加速推进 [18][19] - **Physical AI跨场景复用，驱动产业第二增长曲线**：以智能驾驶为代表的Physical AI能力正演进为可迁移的通用能力底座，将汽车场景中沉淀的技术体系扩展至多种智能终端，实现能力复用与生态协同，部分头部主机厂从“整车技术集成者”升级为具有通用Physical AI能力底座的平台型玩家，供应链也从传统“单点配套”走向多场景协同解决方案，Physical AI正成为连接汽车、机器人与低空经济的重要纽带 [30]