行业核心观点 - 先进封装行业随AI芯片需求进入高景气周期，台积电上调2026年资本开支至520-560亿美元，其中10-20%投向先进封装、测试及掩膜版制造 [1] - 先进封装旨在通过更高效、紧凑的连接方式提升芯片系统性能，与传统封装侧重保护与连接不同 [1] - 先进封装是突破后摩尔时代“内存墙”、“面积墙”、“功耗墙”、“功能墙”多重瓶颈的关键技术 [5] 市场规模与增长 - 2024年全球先进封装市场规模约450亿美元，占封装市场55%，预计2030年达800亿美元，2024‑2030年复合增长率9.4% [7] - 2019‑2029年全球先进封装年复合增长率预计达8.9%，其占封装市场的比例将从45.6%提升至50.9%，超越传统封装 [1] - 中国大陆先进封装市场规模预计将从2024年514亿元增长至2029年1006亿元，年复合增长率14.4% [7] - 中国大陆先进封装占其封装市场的比例约15.5%，低于全球约40%的水平 [7] 技术演进与趋势 - 技术演进围绕提升电气性能、集成度、散热并降低成本，关键赋能技术包括凸块（Bump）、重布线（RDL）、晶圆级封装（Wafer‑level）与硅通孔（TSV） [3] - 当前趋势涵盖2.5D/3D封装及Chiplet（小芯片）技术 [3] - Chiplet技术通过异构集成实现多芯片系统级封装，在提升良率、降低成本、兼容多制程方面优势明显 [3] - Chiplet及异构集成趋势推动KGD（已知合格芯片）测试与系统级测试（SLT）需求上升 [7] 竞争格局与产业链 - 全球封装收入以中国台湾（43.7%）、美国（21%）、中国大陆（20.2%）为主 [7] - 国内产业链在封装环节已具竞争力，但EDA、IP、部分设备材料仍为“卡脖子”环节 [7] - 政策层面，中国密集出台支持措施，大基金三期注册资本3440亿元，聚焦半导体全产业链，其中先进封装是重点之一 [7] 主要公司进展 - 长电科技推出XDFOI®芯粒集成工艺并已量产 [8] - 通富微电拟定增扩产，2025年前三季度净利润增长55.7% [8] - 华天科技收购华羿微电拓展功率器件封装，并设立子公司加码2.5D/3D先进封装 [8] - 甬矽电子依托FH‑BSAP平台适配多元化先进封装需求，预计2025年营收42‑46亿元 [8]

小芯片技术背景与需求 - 行业对晶体管数量需求持续增长，尤其在大规模语言模型训练中需要更高处理性能，主要计算类型为可并行化的卷积运算[1] - 计算单元大规模排列需消耗海量晶体管，但单个芯片晶体管数量受限于300mm晶圆尺寸和光罩极限（约800平方毫米）[2] - 当前工艺瓶颈已从晶体管尺寸转向连接布线技术，英特尔PowerVIA等方案仅为过渡性解决方案[4] - 2024年NVIDIA Blackwell芯片达单颗1000亿晶体管，接近当前技术极限[4] 小芯片技术实现方案对比 - Cerebras WSE-3采用整晶圆级设计（46,225mm²），集成4万亿晶体管但密度（8653万/平方毫米）低于NVIDIA H100（9828万/平方毫米）[6][9] - WSE-3通过44GB片上SRAM实现880倍内存容量优势，但系统需外接MemoryX存储服务器导致性价比存疑[8][10] - 互连技术差异显著：WSE-3 fabric带宽达214Pb/s（H100的3715倍），但实际性能仅H100的20倍[9] 小芯片在处理器中的应用价值 **英特尔Arrow Lake案例** - 采用Foveros 3D堆叠连接计算/SOC/IO/GPU模块，基础模块使用低成本22FFL工艺[15] - 模块化设计使N3B计算块（21.4mm²）与N5P/N6模块组合，较单片N3B方案（预估240mm²）显著降低成本[16] - 支持跨代复用SOC模块（如Meteor Lake兼容）并简化多SKU开发，验证效率提升[17] - Foveros基底集成电容器可优化电源稳定性，助力频率提升[18] **AMD Zen架构案例** - CCD（N5制程）与IOD（N6制程）通过Infinity Fabric互联，实现四类产品线灵活配置[21] - C4封装避免中介层成本，但互连带宽瓶颈导致AES256多核性能落后英特尔35%[23][24] 小芯片技术发展挑战 - 缺乏通用价值评估体系，需权衡成本节约与性能损失（如AMD互连带宽限制）[24] - 物理设计技术（Alphawave Semi等厂商支持）已成熟，但企业需定制化价值转化方案[25][26] - 3D堆叠技术路线分化：英特尔Foveros强调代工业务协同，AMD则依赖台积电SoIC方案[26]