公司核心技术成果与参展信息 - 公司将于3月25日携全系列先进封测技术成果与量产产品参展SEMICON China 2026 [1] - 参展将集中呈现公司在2.5D/3D异构集成、AI算力芯片FCBGA封装领域的最新技术突破 [1] - 公司将展示已实现大规模量产的全系列封测产品与全流程服务能力 [1] 公司市场定位与核心能力 - 公司是国内中高端集成电路封测领域的核心厂商，持续锚定AI算力、异构集成等高端赛道 [3] - 公司核心产品已完成从技术验证到规模化量产的全链条突破 [3] - 公司成为国内少数具备高端算力芯片全流程封测交付能力的本土企业 [3] AI算力芯片FCBGA封装产品 - AI算力芯片专用大颗FCBGA封装产品是公司商业化落地的核心标杆 [4] - FCBGA是高端CPU、GPU、AI训练与推理芯片的主流封装形式，需满足大尺寸芯片、超万级I/O引脚、高散热等严苛要求 [4] - 该领域高端产能此前长期被国际封测巨头垄断，国内市场供需缺口持续扩大 [4] - 公司针对AI及算力开发的大颗FCBGA产品已实现大规模量产，可全面适配国内主流AI芯片设计厂商需求 [4] - 该产品已完成多轮稳定批量交付，产品良率与性能指标达到行业一线水平 [4] Chiplet异构集成技术 - 公司在Chiplet异构集成赛道同步完成了2.5D/3D异构集成技术的研发与工程化落地 [5] - 2.5D/3D异构集成是突破单芯片性能与成本限制、实现多芯片异质封装的核心路径，也是当前AI大算力芯片、高带宽存储芯片的核心技术方向 [5] - 公司在该领域的技术布局已实现与自身封测全流程能力深度协同，可提供从方案设计、工艺开发到量产交付的全周期解决方案 [5] - 该能力大幅缩短Chiplet产品的研发与量产周期，适配国内AI芯片快速迭代的市场需求 [5] 一站式全流程封测服务能力 - 公司已完全打通“Bumping+CP+FC+FT”一站式封装测试全流程服务能力，形成前端制造、中段封装、后端测试的全链条闭环 [5] - 该能力覆盖先进封装全流程核心环节：前端的晶圆凸块制造（Bumping）、晶圆探针测试（CP），中段的倒装芯片封装（FC），以及后端的成品终测（FT） [5] - 全流程自主可控意味着芯片设计客户无需将封测环节拆分给多家供应商，可实现从晶圆到成品的一站式交付 [6] - 这能大幅降低供应链管理成本与沟通成本，有效保障高端芯片产品的良率稳定性与交付周期 [6] - 该能力解决了国内多数封测企业前道凸块制造与后道封装测试能力脱节的行业痛点 [6] 全品类产品矩阵与商业化落地 - 除高端算力核心产品外，公司的全品类产品矩阵已实现多赛道商业化落地 [6] - 高密度SiP模组可满足AIoT、智能终端、工业控制、汽车电子等领域的高集成度封装需求 [6] - 高密I/O FCCSP产品适配高集成度主控芯片、射频芯片、电源管理芯片等主流应用场景 [6] - 两款核心产品均已进入国内头部芯片厂商的供应链体系，实现稳定规模化量产，产品良率与交付能力获得客户验证 [6] 公司技术发展历程与行业意义 - 自成立以来，公司始终聚焦中高端集成电路封测领域，持续加大先进封装技术研发投入，逐步完成了从传统封装向高端先进封装的技术跨越 [6] - 在国内半导体产业链自主可控的大趋势下，AI算力芯片的高端封测能力已成为制约国产大算力芯片规模化落地的关键环节 [7] - 公司相关技术的量产突破与全流程能力的建成，填补了国内相关领域的产能与技术缺口 [7] - 公司为国产AI芯片设计企业提供了稳定、自主的本土封测供应链支撑，进一步打破了国际巨头在高端封测领域的垄断格局 [7] 公司未来规划 - 后续公司将持续加码2.5D/3D异构集成、高端FCBGA等先进封装技术的研发迭代与产能扩建 [7] - 公司计划不断完善全流程封测服务能力，拓展国内外高端市场份额 [7] - 公司旨在为国产半导体产业链提供更具竞争力的封测解决方案 [7]

电话会议纪要关键要点总结 **涉及的行业与公司** * 行业：AI芯片、半导体、数据中心基础设施 * 公司：英伟达、Grok、谷歌、AMD、英特尔、台积电 一、 AI芯片架构趋势与竞争格局 核心观点：GPU与LPU从替代转向互补协同 * GPU擅长Prefill阶段的大规模并行预处理，LPU在Decode阶段的连续token生成具备低延迟优势，二者协同可显著改善P95/P99尾部延迟[1] * 更优组合是GPU+LPU的互补协作，而非替代关系[2][3] * 英伟达可能推出包含64集群LPU组合并搭配GPU的打包式机架级方案，以整体解决方案交付[2][3] 各类处理单元的定位与差异 * **GPU**：以英伟达H100为代表，核心仍是以大硅片、高算力承担AI训练与推理，依赖集群规模效应和强并行计算能力[2]；CUDA与Tensor相关的软件生态成熟，普适性与兼容性强[2] * **LPU**：定位为面向大语言模型的语言处理单元，聚焦语言文本相关处理，核心优势在于低延迟[1][4]；单独部署时效率或边际效益与成本表现并不突出[2] * **TPU**：以谷歌等云厂商自研为代表，深度绑定自身软件栈，在自家云环境内效果最好，但跨平台通用性与适配成本较高[2] * **NPU**：更适配强调场景化、实时性与低功耗的任务，如视频会议中的背景模糊、语音降噪等[13] LPU无法取代GPU核心组件 * LPU不具备取代Tensor Core的条件与必要性，两者分工不同、面向负载不同，属于互补关系[4] * LPU并不承担并行计算、图形渲染等通用负载，无法替代Tensor Core在AI训练推理（覆盖FP16到FP64等多精度计算）、并行计算与通用生态中的作用[1][4] * 在万亿级参数大模型训练、万卡集群等场景，仍需要依赖GPU与Tensor Core提供的计算密度与生态支撑[5] 二、 技术实现与核心支撑 3D堆叠封装是LPU实现低延迟的关键 * LPU通过片上SRAM/DRAM与计算核心垂直堆叠，缩短访问链路，实现极低访问延迟，系推理提速关键[1][7] * 3D封装的本质是将原本平面排列的存储单元走向立体堆叠，以应对制程进入纳米甚至埃米阶段后，摩尔定律边际效应下降、晶体管密度扩展受限以及漏电等约束[7] * 该技术并非新生事物，在存储领域（如固态存储）和计算侧（英特尔至强系列）已有多年应用和落地[7] 3D堆叠的容量特点与价值 * LPU集成的DRAM容量并不大，目前公开信息口径为"几百兆"，远低于HBM那种可扩展到TB级别的容量上限[8] * 其优势不在于总容量，而在于与主芯片封装在一起后具备极低的访问延迟，从而带来更高的系统效率[8] * 3D堆叠的核心价值在于，在芯片占用的平面面积不变的情况下，通过垂直方向的堆叠显著提升可集成的晶体管数量或存储单元数量，从而实现容量与规模的扩展[8] 异构集成成为先进制程瓶颈下的必然选择 * 在2nm等节点良率受限背景下，通过Chiplet将不同制程的CPU、GPU、NPU集成，可有效降低TCO并提升系统能效[1] * Chiplet与异构集成允许不同模块采用不同制程组合，例如关键计算单元采用更先进制程，总线等采用成熟制程（如7nm），以降低成本并提升良率[8][9] 三、 应用场景与性能表现 LPU与GPU在推理流程中的具体分工 * **Prefill阶段（GPU负责）**：将输入内容拆分为token单元并进行并行处理，完成后生成矩阵并输出初始推理状态[6][11] * **Decode阶段（LPU负责）**：接收GPU输出的初始状态，通过静态调度进行串行token生成，对前序上下文依赖更强[6][12]；主要用于该阶段提速并降低卡顿感，重点改善P95、P99等尾部延迟指标[4] * 整体分工原则是让不同核心承担其最擅长的任务：低延迟诉求更适合由具备片上内存结构优势的LPU承接[12] LPU适合推理而非训练的原因 * **存储限制**：LPU采用片上SRAM，容量仅为"几百兆"量级，而GPU的HBM可达TB量级，面对数百B参数规模的训练负载难以支撑[14] * **算力与架构**：LPU设计初衷面向端到端低延迟与更确定性的任务负载，而非大规模并行训练[14] * **精度要求**：GPU覆盖从半精到全精等多种精度，而LPU精度相对更低，主要为Llama推理优化，难以满足训练对精度体系的要求[14] * **软件生态**：GPU的CUDA与Tensor生态成熟，LPU单独做训练缺乏成熟的优化与适配基础[14] 多模态推理芯片现状 * 目前尚未看到明确"某一款芯片在多模态推理上显著更强"的确定结论，多模态能力的提升更多集中在模型与算法优化路径[19] * 多模态与LPU并非同一路径，但未来多模态算力也可能走向"通用芯片+专用芯片拆解协同"的形态[19][20] 四、 基础设施挑战与演进 高功耗驱动散热与供电变革 * 单芯片功耗逼近2000W，将倒逼数据中心从风冷转向冷板式或全浸没液冷[2][16] * 传统风冷可能难以覆盖该功耗密度，在更高热密度下，可能需要全浸没式液冷等方式[16] * 服务器供电体系需要升级以匹配分区级动态功耗调度，原有12V、18V供电方案在发热与线路损耗等约束下可能难以适配[2][16] 软硬件协同与调度成为关键挑战 * 随着芯片异构化程度提升，单芯片内部划分为多个独立计算分区，功耗调度算法本身会成为新增的系统挑战[16] * 必须打通软件生态，通过软件层实现对多颗高功耗芯片的高效调度与协同执行，生态与调度能力将直接影响整体系统可用性与效率[16][18] * LPU与GPU的融合协同在工程实现上存在较大难度，调度机制与系统工程能力可能构成厂商当前的主要攻关方向[17] 五、 成本与经济性优化 降低推理成本的策略 * **专用算力替代部分通用算力**：通过异构方式实现更细颗粒度的分工协作，使每颗芯片更聚焦"重要的事"并尽可能跑满，从硬件侧提高利用率与效率[18] * **存储侧成本优化**：通过数据分层，将PB级数据按冷热属性划分，并据此配置不同存储介质以降低总体成本[18] * **评估核心是TCO**：数据中心对3D技术等封装形式的接受度本质上取决于其对TCO改善的贡献[10]；能效提升带来的功耗下降即便只有"单路降低50W"这样的量级，在规模放大后对总体成本影响也会非常显著[10] 专用芯片兴起的逻辑 * 专用芯片本质是"针对特定负载做优化"的算力形态，近几年因大语言模型热度提升，专用算力需求被显著放大[17] * 相较于通用GPU为兼顾多场景而存在的冗余设计，专用芯片有机会提升特定任务的算力利用率，从而减少在低利用率状态下的算力与功耗浪费[17]

公司上市进程 - 盛合晶微半导体有限公司科创板IPO于2026年2月25日晚间提交注册，公司冲击上市进入最后一关 [1] - 公司IPO于2025年10月30日获得受理，并于2026年2月24日上会获得通过 [1] - 本次冲击上市，公司拟募集资金约48亿元 [1] 公司业务与技术定位 - 公司是全球领先的集成电路晶圆级先进封测企业 [1] - 公司业务起步于先进的12英寸中段硅片加工，并进一步提供晶圆级封装（WLP）和芯粒多芯片集成封装等全流程的先进封测服务 [1] - 公司致力于支持各类高性能芯片，尤其是图形处理器（GPU）、中央处理器（CPU）、人工智能芯片等 [1] - 公司通过超越摩尔定律（More than Moore）的异构集成方式，帮助芯片实现高算力、高带宽、低功耗等的全面性能提升 [1]

IPO进程与募资 - 公司申请上交所科创板IPO审核状态变更为“提交注册”，拟募资48亿元 [1] 公司定位与业务概览 - 公司是全球领先的集成电路晶圆级先进封测企业，提供从中段硅片加工到晶圆级封装及芯粒多芯片集成封装的全流程服务 [1] - 公司致力于支持GPU、CPU、人工智能芯片等高性能芯片，通过异构集成方式提升芯片性能 [1] - 公司自业务开展之初即采用前段晶圆制造环节的先进体系，并将芯粒多芯片集成封装作为发展方向 [1] - 公司是中国内地在芯粒多芯片集成封装领域起步最早、技术最先进、生产规模最大、布局最完善的企业之一 [1] 技术能力与市场地位 - 在中段硅片加工领域，公司是中国内地最早实现12英寸凸块制造量产的企业之一，也是第一家提供14nm先进制程Bumping服务的企业 [2] - 截至2024年末，公司拥有中国内地最大的12英寸Bumping产能规模 [2] - 在晶圆级封装领域，2024年度公司是中国内地12英寸WLCSP收入规模排名第一的企业，市场占有率约为31% [2] - 在芯粒多芯片集成封装领域，公司是中国内地2.5D集成量产最早、生产规模最大的企业之一，2024年度2.5D收入规模排名中国内地第一，市场占有率约为85% [3] - 公司在2.5D集成领域的技术水平与全球最领先企业不存在技术代差 [3] - 公司亦在持续丰富完善3D集成、三维封装等技术平台 [3] 产品应用与市场覆盖 - 公司可为高性能运算芯片、智能手机应用处理器、射频芯片、存储芯片、电源管理芯片、指纹识别芯片、网络通信芯片等多类芯片提供一站式客制化先进封测服务 [3] - 公司产品应用于高性能运算、人工智能、数据中心、自动驾驶、智能手机、消费电子、5G通信等终端领域 [3] 财务业绩表现 - 2022年度、2023年度、2024年度及2025年1-6月，公司营业收入分别约为人民币16.33亿元、30.38亿元、47.05亿元、31.78亿元 [4] - 同期，公司净利润分别约为人民币-3.29亿元、3413.06万元、2.14亿元、4.35亿元 [4] - 截至2025年6月30日，公司资产总额为214.17亿元，归属于母公司所有者权益为140.89亿元 [5] - 2025年1-6月，公司资产负债率（母公司）为0.08% [5]

公司上市进展 - 盛合晶微半导体有限公司科创板IPO已通过上市审核委员会审议，成为马年首家科创板过会企业 [1] 公司业务与定位 - 公司是全球领先的集成电路晶圆级先进封测企业，业务起步于先进的12英寸中段硅片加工 [1] - 公司提供晶圆级封装和芯粒多芯片集成封装等全流程的先进封测服务 [1] - 公司致力于支持GPU、CPU、人工智能芯片等高性能芯片，通过异构集成方式实现高算力、高带宽、低功耗等性能提升 [1] 公司财务业绩 - 2023年、2024年和2025年上半年，公司分别实现营业收入30.38亿元、47.05亿元和31.78亿元 [1] - 2023年、2024年和2025年上半年，公司归母净利润分别为3413.06万元、2.14亿元和4.35亿元 [1] 本次IPO募资用途 - 公司拟募集资金48亿元 [1] - 募集资金将投向三维多芯片集成封装项目、超高密度互联三维多芯片集成封装项目 [1] - 募投项目旨在重点打造芯粒多芯片集成封装技术平台的规模产能，并补充配套凸块制造产能，加码3DIC等前沿封装技术的研发与产业化 [1] 公司股权结构 - 最近两年内，公司无控股股东且无实际控制人 [2] - 截至招股书签署日，公司第一大股东无锡产发基金持股比例为10.89% [2] - 第二大股东招银系股东合计控制股权比例为9.95% [2] - 第三大股东厚望系股东合计持股比例为6.76% [2]

公司上市进程与募资计划 - 盛合晶微半导体有限公司科创板IPO于2025年2月24日上会获得通过，成为马年首家IPO上会企业 [1] - 公司IPO申请于2025年10月30日获得受理，并于当年11月14日进入问询阶段 [1] - 本次冲击上市，公司拟募集资金48亿元 [1] 公司业务与技术定位 - 公司是一家集成电路晶圆级先进封测企业，起步于先进的12英寸中段硅片加工 [1] - 公司提供晶圆级封装（WLP）和芯粒多芯片集成封装等全流程的先进封测服务 [1] - 公司致力于支持各类高性能芯片，尤其是图形处理器（GPU）、中央处理器（CPU）、人工智能芯片等 [1] - 公司通过超越摩尔定律（More than Moore）的异构集成方式，帮助芯片实现高算力、高带宽、低功耗等的全面性能提升 [1] 上市委关注重点 - 上市委要求公司结合其2.5D业务的技术来源进行说明 [1] - 上市委关注公司三种技术路线的应用领域、发展趋势及市场空间 [1] - 上市委要求公司说明新客户开拓情况，以及与主要客户的业务稳定性及业绩可持续性 [1]

行业背景与市场机遇 - 5G-A迈向规模化部署、6G技术布局加速、AI算力需求年复合增长率超35%，半导体与光电子产业的异构集成与光电融合已成为技术突破与国产化替代的核心路径[1] - 2025年中国半导体市场规模预计突破2.3万亿元，其中光电子器件市场占比达18%[1] - 第三代半导体材料、高端EDA工具、光子集成芯片（PIC）等核心领域国产化率仍不足40%，全产业链协同攻坚迫在眉睫[1] 论坛概况与目标 - 论坛主题为“从器件到网络的协同创新论坛”，于2026年3月18日在上海新国际博览中心举办，由半导体行业观察与慕尼黑上海光博会联合主办[1] - 论坛以全产业链协同为核心，旨在搭建学界、企业、需求端的精准对接平台，为国产化攻坚注入动能[1] - 论坛规模为200人精准圈层，汇聚全产业链核心从业者，覆盖从基础研究、晶圆级封装（WLP）、芯片设计到终端应用的全链路生态[1] - 参会企业中营收超10亿元的行业龙头占比达45%，技术研发投入占比平均超15%[2] - 线上同步开通视频号直播，预计吸引超10万人次行业同仁在线观看[2] 产业链参与方 - 参会方涵盖三大运营商（中国移动、中国联通、中国电信）、头部云服务商（阿里云、腾讯云、华为云）、设备商、光器件/芯片企业、化合物半导体企业、EDA公司等关键角色[1] - 论坛集结了在相干光通信、高速硅光芯片、车规级验证等领域实现技术突破的标杆企业，堪称国产化力量的“精锐集结”[2] - 论坛特别设置供需洽谈会与一对一商务对接环节，邀请头部云服务商的采购负责人及三大运营商的供应链管理团队现场坐镇，为参会企业提供直面核心采购方的对接机会[6] 核心议题与技术趋势 - 论坛议程以“趋势→基础→核心→应用→协同”的逻辑重构，聚焦材料、EDA等“卡脖子”环节的国产化突破，以及芯片与算力的技术革新[6] - 关键议题包括：面向信息与通信系统的光电融合集成芯片及器件、硅光赋能高速AI光连接、硅电容在AI应用及光模块中的技术优势、构建万物互联时代的视觉基础设施、以光电融合构建算力新范式、2.5D/3D EDA+新范式重构先进封装、应用于AI集群的硅光技术、用于AI和量子计算的光子芯片平台、光领域示波器的应用与未来测试解决方案等[3][4][12][13][14] - 电子科技大学周恒教授将解读光电融合集成芯片如何支撑6G时代1Tbps级传输需求[4] 国产化进展与协同成果 - 过去五年，国产化企业的创新实践已从“单点突围”转向“集群协同”[6] - EDA工具国产化率从不足5%提升至18%[6] - 1.6T及以上高速硅光芯片量产率达30%[6] - 有企业实现8英寸GaN外延片国产化突破，使光模块核心材料自主可控率提升至85%[5] - 有企业研发的高频硅电容填补国内空白，成功进入头部云服务商供应链[5] - 有企业推出的光电混合算力方案，通过算力集群部署使AI大模型训练效率提升3倍、功耗降低50%[6]

UCIe 3.0版本发布与技术进步 - 随着Chiplet使用量增加，UCIe联盟发布了3.0版本，延续了自2023年以来每年更新的节奏，该版本将数据速率提高了一倍，改进了可管理性，并涵盖了之前版本中难以处理的三种新情况 [2] - 人工智能数据中心的工作负载对计算能力和带宽的需求规模之大，传统单芯片已无法满足，光罩尺寸限制、良率限制和供电挑战使得将大型器件制造成单芯片不切实际 [2] - UCIe和Bunch of Wires是两种主要的芯片间互连标准，主要面向芯片内部的芯片级连接 [2] UCIe标准演进与市场接受度 - UCIe于2022年发布，全面考虑了芯片互连，涵盖了底层物理信号传输以及其上的协议适配 [3] - 2024年发布的2.0版本引入了新的管理功能，但当时许多功能都是可选的，开发者可自行决定实现哪些功能，这曾引发业界对其复杂性的担忧 [3] - 随着3.0版本发布，业界对采用该技术的抵触情绪有所缓和，引发的争议也较少 [3] UCIe 3.0性能提升：带宽与数据速率 - UCIe-S和UCIe-A的最大允许数据速率已从32 GT/s提升至64 GT/s，但只有2D和2.5D设计的数据速率才会翻倍，此外还提到了48 GT/s的数据速率 [5] - 3D堆叠结构未被纳入此次升级，因为通过硅通孔通信，芯片面积足以容纳信号传输，无需将数据速率提高一倍 [5] - 更高的数据速率是通过使用四分之一速率信号实现的，该技术已扩展到支持48 GT/s和64 GT/s，也称为四倍数据速率信号 [6] - 对于64 Gbps的传输速率，时钟频率为16 Gbps，有两个相位相差90度的时钟在运行，从而在0度、90度、180度和270度处产生边沿来捕获数据 [6] UCIe 3.0关键性能指标 - 48 GT/s的误码率为10⁻¹⁵，而64 GT/s的误码率为10⁻¹²，两者相差三个数量级，但在考虑CRC校验和重放机制的情况下都是可以接受的 [6] - 在较低数据速率下，功耗保持在0.5 pJ/bit以下，更快的设计需要增强均衡，使目标功耗达到0.75 pJ/bit [7] - 新增的带宽无需更改凸起位置即可使用，与之前的版本完全兼容，但更高的速度可能会增加确保信号完整性的难度 [8] 系统设计挑战与复杂性 - 人工智能正在推动前所未有的带宽需求，芯片间的连接分析难度也呈指数级增长 [9] - 随着UCIe向64 Gbps迈进，设计裕量缩小，布线密度增加，信号完整性风险成倍增长，使得系统级收尾比以往更具挑战性 [9] - 异构集成带来了新的复杂性，包括不断增长的功耗和散热需求，以及跨堆叠架构的完整系统级验证 [9] 管理与启动功能改进 - UCIe 2.0引入了更好的启动和优先级管理功能，并在3.0中得到升级，现在可以将多个Chiplet的固件文件合并成一个源文件供所有或部分芯片使用 [10] - 在UCIe 3.0之前，优先级通知事件通过主频段发送，可能被低优先级数据阻塞，且必须经过信任根验证，现在这些消息可以通过边带传输，虽然速度较慢，但可用性更高且不受信任根延迟影响 [10] - 边带的安全保障工作仍在进行中 [11] 边带传输与系统可靠性增强 - 边带的工作频率远低于主频带，其信号传输距离限制已从最大25毫米扩展至100毫米，这允许多个芯片共享同一条线路，实现边带的星型连接 [13] - 两个新的开漏引脚可实现快速降频和紧急关机，一个阈值允许降低运行速度，更高的阈值则会导致所有芯片关机以避免过热损坏 [13] - 这种对快速节流和紧急停机的支持对系统可靠性有重大影响，尤其是在汽车应用领域 [13] 新增用例与功能 - UCIe 3.0涵盖了连续流媒体传输的用例，这类应用以恒定速率生成数据并传输，例如天线生成的数字数据需与片上系统通信 [15] - 通过允许使用一系列时钟频率，设计人员可以在不会与射频通道产生拍频的频率范围内使用UCIe [17] - 新增功能允许链路接收端向发送端请求重新校准，这可以减轻接收漂移数据的负担，并简化初始化过程以降低功耗 [17] - 新增的深度睡眠模式允许在关闭侧带的同时，保持一个小型电路运行以检测何时退出睡眠模式，从而在睡眠期间进一步降低功耗 [18] 协议支持与生态发展 - Arm已在UCIe上提供了其广受欢迎的CHI相干协议，这是通过将CHI芯片间的数据映射到可以通过UCIe传输的flit来实现的 [18][20] - UCIe联盟此前已在UCIe上构建了PCIe和CXL，Arm的加入进一步扩展了协议支持 [18] - 在UCIe出现之前，几乎所有人都在使用定制解决方案，但随着UCIe升级到64Gbps，其普及率预计会更高 [21] - BoW仍将是一个重要因素，尤其是在需要最小接口和最低功耗的设计中，但大多数业界已经转向UCIe或基于UCIe标准的方案 [21]

文章核心观点 - 半导体行业向2纳米及更先进工艺节点的演进，正推动设计范式从追求单一工艺节点的单片系统级芯片（SoC）转向采用多芯片（multi-die）和先进封装的异构集成系统 [2][3] - 这种转变的核心驱动力在于，单纯依靠工艺微缩带来的性能、功耗、面积/成本（PPA/C）线性收益已不复存在，行业需要通过系统级优化和灵活的技术组合来应对不同应用场景的差异化需求 [7][9][15] - 新范式带来了更大的设计灵活性和定制化潜力，但同时也引入了在功耗散热、系统集成、良率管理、开发成本与周期等方面的全新复杂性和权衡挑战 [4][6][10][11] 半导体工艺演进与设计范式转变 - 2纳米及更先进工艺节点的推出，需要新的功耗和散热管理方法，但同时带来了更大的设计灵活性及更多提升性能和优化成本的选择 [2] - 芯片市场不再简单分为移动低功耗和服务器高性能两类，人工智能的普及使得应用更加精细化，针对不同数据类型或工作负载的最佳处理单元可能大相径庭 [2] - 将系统拆分成多芯片组件成为关键趋势，可以优先处理不同的处理器和功能，并简化在非关键组件短缺时的应急预案 [2] - 无需将所有组件都集成在最先进工艺节点的SoC中，可以根据实际情况为不同芯片选择合适的工艺节点 [2] - 在复杂的集成系统中，可能只有少数部件会采用最先进的技术节点，需要为系统的每个元件选择最佳技术 [3] - 先进封装技术使行业能够针对各个子系统优化功耗、性能、面积和成本，其结果通常是通过异构集成将不同的技术结合起来 [3] - 芯片组是分层系统集成的自然演进，许多应用正通过将逻辑与内存分离、I/O与逻辑分离等方式实现优化 [3] 行业影响与供应链变革 - 多芯片和先进封装范式将对整个半导体供应链产生深远影响，带来更大的灵活性和定制化 [4] - 以Rapidus为例，其与客户合作开发的封装产品将采用2纳米工艺，同时也会采用其他不那么先进的技术，这需要与业内其他代工厂或OSAT厂商合作 [4] - 设计和制造芯片组比设计和制造完整的SoC要容易，但将各个组件集成起来却并非易事 [4] - 从设计角度看，混合设计理念变得重要，可以将高性能、低功耗、高密度等不同类型的标准单元混合搭配使用，以实现最佳平衡 [5] - 多芯片系统允许混搭不同工艺的芯片，例如将28纳米芯片与2纳米芯片混合使用，这是缓解成本、良率挑战以及克服使用先进工艺节点障碍的一种方法 [6] - 至少在初期，这种新型多芯片组件是为大型人工智能数据中心以及高端智能手机和个人电脑市场开发的 [6] 性能、功耗与成本权衡 - 性能和功耗方面的优势确实存在，但并非绝对，制程节点的转换不再能默认带来线性收益 [7] - 真正的价值在于系统能够在多大程度上安全地接近硅片的物理极限，每瓦性能而非原始频率成为主要制约因素 [7] - 在2纳米制程下，经济效益完全取决于智能的保护频带管理，保护频带过大会浪费投资，盲目移除则会导致可靠性下降 [7] - 对于人工智能数据中心，能够在多芯片组件中集成更多晶体管，从而以更低的功耗更快地处理更多数据，是制胜之道 [7] - 对于高端手机和个人电脑，一种芯片设计可以通过大规模生产来分摊成本，尽管开发一款新芯片可能需要花费1亿美元甚至更多，但未来能够复用设计中的许多部分 [7] - 从3纳米工艺升级到2纳米工艺，客户期望平均性能提升10%到15%，功耗降低20%到30%，晶体管密度提高15%左右，但挑战在于能否实现这些目标 [9] - 与过去不同，尖端芯片的良率不再完全取决于最终测试，还需要在先进封装中组装并长期在实际应用中保持符合规格 [9] 技术挑战与不确定性管理 - 在2纳米和18A工艺时代，主要挑战不再仅仅是晶体管尺寸的缩小，而是硅芯片整个生命周期中的不确定性管理 [10] - 随着架构向纳米片和新型供电方案发展，器件物理、制造、封装和实际工作负载等各个环节的误差容限都大幅下降 [10] - 局部电压下降、热梯度、老化和工作负载驱动的应力等曾经的次要影响，现在会被持续地、局部地放大 [10] - 静态假设和最坏情况保护带已不再足够，最危险的情况是瞬态的、与工作负载相关的，通常在系统运行之前不可见 [10] - 与3纳米工艺相比，2纳米工艺可以在相同空间内集成更多晶体管，这意味着更高的功率密度 [11] - 更高的功率密度能够在相同功耗下更快地完成更多处理，但若利用率过高，芯片温度升高可能导致需要更复杂的散热系统或性能降频 [11] - 在20纳米之后的每个新制程节点，散热问题都变得越来越难以控制，导致一系列看似永无止境的权衡取舍 [11] - 栅极漏电问题将通过2纳米工艺的环栅场效应晶体管得到解决，但如果逻辑利用率过高，功率密度仍将是一个问题 [12] 系统集成与经济效益考量 - 如何利用前沿逻辑电路可能需要在多芯片封装以及系统内数据物理处理或预处理的位置方面做出一些复杂的权衡 [12] - 影响经济效益的因素还包括芯片从最初构思到最终测试所需的时间，周转时间将至关重要 [12] - 对于人工智能数据中心，时间就是金钱，但其经济效益可能与封装内芯片的组合和相互作用一样复杂 [13] - 逻辑电路可以分解成小芯片并通过大型硅中介层以2.5D方式连接，但中介层越大，成本越高，信号传输距离越长，对性能的影响也越大 [13] - 芯片组也可以堆叠在3D-IC或3.5D封装中，但这需要更长的开发时间，集成需要深入了解每个芯片的物理特性并进行复杂的平衡 [13] 应用驱动与PPA/C指标权衡 - 升级到更高处理节点的原因不再仅仅取决于一两个因素，可能因市场细分、工作负载或标准PPA/C指标而异 [15] - 对于某些应用，扩展其中任何一个指标都可能足够，而对于其他应用则需要针对所有指标进行优化 [15] - 最终设计将越来越多地包含多种节点的组合，以及新的PPA/C权衡方法，以平衡大型系统中的各项优先级 [15] - 回顾历史，有些制程节点在功耗扩展、性能扩展或面积扩展方面表现出色，但所有因素综合起来才能提升制程节点的价值 [15] - 面积扩展和性能扩展的速度有所放缓，功耗扩展仍然表现良好，而成本扩展将成为制程节点价值的根本驱动因素 [15] - 如果每片晶圆上的芯片数量能够增加1.7倍，并且还能获得一定的性能和功耗提升，这就是制程节点扩展的关键 [15] - 最终应用决定了最关心的是功耗、性能、面积还是成本，例如可穿戴技术对面积和成本的敏感度远高于功耗和性能，而电池供电设备则更看重功耗 [15]

公司IPO审核进展 - 盛合晶微于2月1日披露了科创板IPO第二轮审核问询函的回复 保荐机构为中金公司 [2] 公司股权结构与股东承诺 - 公司无实际控制人 持股5%以上的主要股东和Advpackaging已承诺所持公司股份自上市之日起锁定36个月 合计锁定比例为39.22% [2] - 公司多个股东之间存在关联关系 例如璞华创宇、璞华智芯、Hua Capital多层执行事务合伙人穿透后均为刘越、陈大同和吴海滨三人共同持股 [2] - 公司董事会由9名董事组成 部分董事与股东之间存在委派、持股或任职等关联关系 高级管理人员与股东之间不存在其他关联关系 [4][5] - 公司所有直接股东已出具相关文件 经对照监管规定 股东间的一致行动关系已充分披露 不存在通过规避一致行动认定以规避锁定期等监管要求的情况 [5] 公司业务与行业定位 - 盛合晶微是集成电路晶圆级先进封测企业 起步于先进的12英寸中段硅片加工 [5] - 公司提供晶圆级封装和芯粒多芯片集成封装等全流程的先进封测服务 [5] - 公司致力于支持各类高性能芯片 尤其是图形处理器、中央处理器、人工智能芯片等 通过超越摩尔定律的异构集成方式实现高算力、高带宽、低功耗等全面性能提升 [5]