最近两年内，盛合晶微无控股股东且无实际控制人。截至本招股说明书签署日，公司第一大股东无锡产发基金持股比例为10.89%，第二大股东招银系股东 合计控制公司的股权比例为9.95%，第三大股东深圳远致一号持股比例为6.14%，第四大股东厚望系股东合计持股比例为6.14%，第五大股东中金系股东合计 持股比例为5.48%。 招股书中提到，公司股东之间的关联关系未实质改变公司股权分散的状态，公司任何单一股东均无法控制股东会且不足以对股东会决议产生决定性影响。 本次IPO的保荐机构为中国国际金融股份有限公司，保荐代表人为王竹亭、李扬，会计师事务所为容诚会计师事务所（特殊普通合伙），律师事务所为上海 市锦天城律师事务所。 盛合晶微是集成电路晶圆级先进封测企业，起步于先进的12英寸中段硅片加工，并进一步提供晶圆级封装(WLP)和芯粒多芯片集成封装等全流程的先进封测 服务，致力于支持各类高性能芯片，尤其是图形处理器(GPU)、中央处理器(CPU)、人工智能芯片等，通过超越摩尔定律(More than Moore)的异构集成方式， 实现高算力、高带宽、低功耗等的全面性能提升。 根据Gartner的统计，2024年度，公司是全球第 ...

公司上市进程 - 盛合晶微科创板上市申请获受理 [1] - 上峰投资的多家半导体企业已进入资本市场，包括合肥晶合、西安奕材已上市，昂瑞微提交注册，上海超硅、东岳未来、初源新材、中润光能等获受理，长鑫科技辅导通过验收 [1] - 上峰半导体产业链布局中亿元以上的重点投资企业均已在上市进程中 [1] 公司业务与技术地位 - 盛合晶微是全球领先的集成电路晶圆级先进封测企业，提供从12英寸中段硅片加工到晶圆级封装和芯粒多芯片集成封装的全流程服务 [2] - 公司技术平台可全面对标全球最领先企业，在中国内地2.5D集成技术领域是量产最早、生产规模最大的企业之一，与全球最领先企业不存在技术代差 [2] - 2024年度，盛合晶微是中国内地2.5D收入规模排名第一的企业，市场占有率约为85% [2] 战略投资与产业布局 - 2023年上峰通过基金平台投资盛合晶微1.5亿元，这是上峰投资的20多家半导体企业中亿元以上的重点布局之一 [3] - 2020年以来，上峰在半导体、新材料等领域的股权投资累计已超20亿元，其中占投资额六成以上被投企业已在申请上市或已成功上市 [3] - 股权投资为公司取得较好财务收益，在半导体产业链积累了良好生态影响力，为第二成长曲线新质业务发展打下优质基础 [3]

公告称，盛合晶微是全球领先的集成电路晶圆级先进封测企业，起步于先进的12英寸中段硅片加工，并 进一步提供晶圆级封装(WLP)和芯粒多芯片集成封装等全流程的先进封测服务，致力于支持各类高性能 芯片，尤其是图形处理器(GPU)、中央处理器(CPU)、人工智能芯片等，通过超越摩尔定律(More than Moore)的异构集成方式，实现高算力、高带宽、低功耗等的全面性能提升。 智通财经APP讯，上峰水泥(000672.SZ)公告，公司以全资子公司宁波上融物流有限公司(简称"宁波上 融")为出资主体与专业机构合资成立的私募股权投资基金—苏州璞云创业投资合伙企业(有限合伙)(简 称"苏州璞云")投资的盛合晶微半导体有限公司(简称"盛合晶微")首次公开发行股票并在科创板上市申请 于2025年10月30日获上海证券交易所受理。 ...

智通财经APP获悉，10月30日，盛合晶微半导体有限公司(简称：盛合晶微)上交所科创板IPO已受理。中金公 司为其保荐机构，拟募资48亿元。 据招股书，盛合晶微是全球领先的集成电路晶圆级先进封测企业，起步于先进的12英寸中段硅片加工，并进 一步提供晶圆级封装(WLP)和芯粒多芯片集成封装等全流程的先进封测服务，致力于支持各类高性能芯片， 尤其是图形处理器(GPU)、中央处理器(CPU)、人工智能芯片等，通过超越摩尔定律(MorethanMoore)的异构 集成方式，实现高算力、高带宽、低功耗等的全面性能提升。 | 序号 | 项目名称 | 总投资额 | T LA 1 1 / 4 拟投入募集资金 | | --- | --- | --- | --- | | | 三维多芯片集成封装项目 | 84.00 | 40.00 | | 2 | 超高密度互联三维多芯片集成封装项目 | 30.00 | 8.00 | | | 合计 | 114.00 | 48.00 | 财务方面，于2022年度、2023年度、2024年度及2025年1-6月，公司实现营业收入约为16.33亿元、30.38亿 元、47.05亿元、31.78亿元人民币; ...

文章核心观点 - 微电子和先进封装技术路线图2.0的发布标志着行业对异构集成和系统级封装的重视，以应对传统晶体管微缩达到物理极限的挑战，通过Chiplet和异构集成实现性能、功率、面积和成本的优化[1] - 异构集成对于下一代计算和通信系统至关重要，其在提高良率、IP复用、增强性能和优化成本方面具有显著优势，是未来高性能计算、人工智能和边缘计算应用的基础[1][14] - 路线图涵盖了从芯片封装协同设计、下一代互连技术、电力输送与热管理到材料、基板、组装测试和可靠性等全产业链的技术发展需求，为行业提供了明确的技术发展路径和时间表[4][13][24][34][47][56][67][71] 芯片封装架构和协同设计 - 宏观和微观层面的2.5D/3D异构集成对于实现未来ICT系统至关重要，这种范式转变将推动封装为知识产权、异构架构和可靠系统集成的芯片设计创新[5] - 芯片封装协同设计需要高保真度及高效的建模工具和技术，包括基于机器学习的工具，以支持从架构定义到验证的全流程[2][9] - 设计空间探索利用分析模型和人工智能辅助技术，在早期阶段快速评估异构集成系统设计，以优化设计范围，随着集成规模急剧变化，其重要性日益凸显[8] - 测试与可靠性面临独特挑战，未来异构系统测试需要足够模块化以解决每个组件的特定测试方法，并在覆盖率、复杂性和成本之间取得平衡，自测试是首选解决方案[10] - 先进封装的安全问题日益重要，设计自动化工具需要扩展包括安全性、需求追踪和生命周期管理，以应对多芯片组系统级封装日益复杂带来的安全威胁[11][12] 先进封装中异构集成的下一代互连 - 下一代互连技术是提升性能、增加数据带宽和降低能耗的关键，创新包括硅通孔、中介层和混合键合方法的发展，高密度硅通孔可实现堆叠芯片之间的垂直互连[14] - 混合键合技术如直接键合互连日益受到关注，这些方法实现了更高的互连密度和卓越的电气性能，芯片到晶圆间距小于3微米，互连密度大于10^5/平方毫米[15][17] - 光子互连技术被探索以突破电连接的局限性，片上光子技术可提供低延迟、高吞吐量的连接，同时功耗更低，混合电光解决方案结合了电子和光子互连的优势[17] - 重分布层是先进互连技术的另一个关键组件，细间距重分布层无需硅中介层即可提供高密度连接，高带宽内存接口依靠先进的互连解决方案实现高效数据传输[18] - 3D芯片集成的目标是实现更高的效率和更高的带宽密度，具体表现为更高的能量效率（以bits/J为单位）和更高的带宽密度（以IO/毫米或IO/平方毫米为单位）[19][21][22] 电力输送和热管理 - 由于核心数量增加，电源轨也随之增加，高功率AI和HPC领域处理器的电流将超过1000安培，集成电压调节器成为解决电力输送挑战的关键解决方案[24][25] - 集成电压调节器方案日益普及，其通过以更高的电压为处理器供电来减少供电网络中的路由损耗，根据拓扑结构大致分类，包括电源门开关、线性稳压器和开关稳压器[25][26][27] - 未来功率传输对材料和元件提出更高要求，例如到2035年，片上金属-绝缘体-金属电容密度需大于1微法/平方毫米，集成电压调节器需支持12-48伏特[28] - 热管理面临由于工艺不断扩展导致芯片级功率密度增加，以及先进3D封装带来独特散热挑战，未来需要先进的散热界面材料、集成散热器和系统级冷却解决方案[29][30][31][32] - 热管理技术发展路径明确，例如到2035年，需要芯片嵌入式冷却等尖端技术，热界面材料的热阻需显著降低，系统冷却解决方案需能够从3D计算堆栈内部提取热量[33] 材料与基板技术 - 新材料是互连、高密度基板、散热和新兴器件开发创新的基础，特定应用驱动因素包括高性能计算、电力电子和通信基础设施，将用于定义新材料功能以提升系统级性能[3][34] - 基板技术从芯片载体向集成平台转变，驱动属性是凸块间距和输入/输出扩展，高性能计算应用需要平台可扩展至10,000输入输出/平方毫米，这要求凸块或焊盘间距为10微米[36][37] - 高密度基板微缩有几种发展路径，包括将细间距凸块芯片连接到线宽和间距≤2微米的高密度有机基板上，或使用有机/无机重分布层来布线，需要新材料和工艺支持[41][42] - 射频器件基板技术向更高频率发展，未来系统工作频率高于100吉赫兹，需要线宽/线间距低于15/15微米、间距低于20微米、焊盘尺寸低于30微米的先进集成电路基板技术[45][46] - 高密度基板技术发展路线图明确，例如到2030年，芯片凸点间距需≤10微米，线宽/间距需低于2微米，最大增层数达到30层，并嵌入芯片、电容、电感等元件[42][43] 组装、测试与可靠性 - 组装技术从传统倒装芯片封装向带有铜柱的细间距转变，未来需要转向更精细的间距（<10微米），并从基于焊料的互连过渡到无焊料互连，涉及混合键合工具的开发[52][53][54] - 共封装光学器件对于满足未来带宽和功率需求至关重要，其组装面临独特挑战，包括无助焊剂芯片连接工艺、低温固化材料和光纤连接组装工艺复杂性的增加[55] - 测试挑战源于使用现成的现有芯片导致可测试性设计集成效果不佳，这会导致自动测试设备中的仪器更加昂贵和总体测试成本更高，需要更好的测试集成方法[56] - 可靠性对于满足高性能电子系统需求至关重要，挑战包括先进封装架构、材料和结构的集成，以及新型测试和认证方法的开发，特定应用的可靠性鉴定指南为行业提供标准[67][68][69] - 未来十年可靠性指标不会发生显著变化，但满足相同指标将更具挑战性，如果新材料、新工艺和新尺寸在设计过程中没有预先考虑可靠性，将达到非常困难[70] 成本性能权衡与未来趋势 - 理解Chiplet化的性价比权衡至关重要，较小的芯片组在良率、可重用性方面有优势，但更大的芯片组在功耗和成本方面更具优势，最佳芯片组尺寸因节点和应用而异[72] - 虽然当前技术将Chiplet化的性价比最优值设定为每个封装约10个芯片，但未来技术进步可以带来数量更多的芯片系统，预计将增加多达1000个不同尺寸的芯片和高达24层的3D堆叠[75] - 未来挑战和需求明确，需要新的设计工具包括数字孪生以支持协同设计，需要跨多尺度的多物理场分析模型，需要从基于焊料的互连过渡到无焊料互连[77] - 随着对更小尺寸、更轻重量和更低成本的需求增加，可靠性和测试挑战也随之而来，虽然认证指标可能不会显著变化，但达到相同指标将极具挑战性[70][77]

2025年10月11日，以"设计封装协同，共筑芯未来"为主题的第三届集成芯片和芯粒大会 在武汉盛大开幕。 北极雄芯携自主研发的货架芯粒解决方案精彩亮相 ，向近千名行业专 家、企业代表展示了以HUB+X开放架构为核心的芯粒技术突破，为高端芯片降本增效、 灵活适配下游需求提供了全新路径，引发产业界广泛关注。 本次大会上，北极雄芯重点推介了 "功能解耦、灵活集成" 的货架芯粒方案——通过通用型 HUB Chi pl e t 与 功 能 型 Func ti ona l Chi pl e t 的 组 合 ， 打 破 传 统 ASIC SoC 大 芯 片 研 发 周 期 长 、 成 本 高 、 风 险 大 的 痛 点 。 其 中 ， 通 用 型 HUB Chipl e t 搭 载 1 2 核 ARM Co rt e x A7 2 CPU，支持PCI e 5 . 0 8l a n e、78GB/s DDR带宽及2 5 6GB/s D2D高速互联，集成视频/图像 处理等核心通用IP，可直接复用至多类产品；功能型Chi pl e t则覆盖GPU、NPU两大核心品 类，GPU芯粒具备1.3TFLOPS@FP3 2算力与3 2GP ...

公众号记得加星标⭐️，第一时间看推送不会错过。 来源 ： 内容 编译自 rapidus 。 1965年，英特尔联合创始人戈登·摩尔提出了"摩尔定律"。半个多世纪以来，这一定律推动了集成电 路（IC）性能的提升和成本的降低，并成为现代数字技术的基础。摩尔定律指出，半导体芯片上的晶 体管数量大约每两年翻一番。 长期以来，技术发展一直遵循着这一定律。但情况已经开始发生变化。近年来，芯片电路尺寸的缩小 变得越来越困难，线宽如今已降至几纳米 (nm)。工程师们面临着物理极限、更复杂的制造步骤和不 断上升的成本。电路尺寸的缩小也意味着良率的降低，使得生产大量可用芯片变得更加困难。此外， 建造和运营半导体代工厂需要大量的资金和专业知识。因此，许多人认为摩尔定律无法继续有效。 摩尔定律的终结带来了一项新的进步：芯粒。 芯粒 (Chiplet) 是执行特定功能的芯片（裸片）的一小部分，原本是单个大芯片的一部分。通过芯粒 集成，多个芯粒可以组合成一个封装，组成一个完整的系统。 过去，所有芯片功能都必须构建在单个晶圆上。这意味着，即使芯片的一部分出现缺陷，整个芯片也 必须丢弃。但有了芯粒，我们只使用"良好芯片"（即"已知良好芯片" ...

**行业与公司** * 行业涉及人工智能（AI）芯片、高性能计算（HPC）、先进封装和碳化硅（SiC）材料[1][13][40] * 公司包括台积电（TSMC）、英伟达（NVIDIA）、Marvell、ASE、英特尔（Intel）、三星（Samsung）、Wolfspeed、环球晶圆（GlobalWafers）等[1][45][300] **核心观点与论据** * AI芯片功率需求激增，单个GPU电流超过1000A，传统电源分配网络（PDN）和热管理方法接近极限，导致IR压降和瞬态电压下降[5][29][235] * 台积电通过CoWoS-L平台嵌入IVR和eDTC以增强功率稳定性，并开发背面电源分配网络（BSPDN）分离电源与信号层，减少电压降[10][236][293] * 碳化硅（SiC）因宽禁带、高热导率（370-490 W/m·K）、高击穿场强等特性，成为解决AI芯片热管理、电源分配和光互连的关键材料[14][40][120] * SiC可作为高压集成电路（HVIC）衬底、光互连基板和支持Chiplet与HBM堆叠的机械增强层，连接PDN、热管理和光互连领域[16][17][40] * 台积电探索将SiC引入COUPE平台，以同时解决热、电、光挑战，并在AI封装中建立竞争优势[44][196][230] * 12英寸SiC晶圆面临缺陷密度控制、工艺兼容性和成本挑战，但市场预计以22.24%的复合年增长率（CAGR）从2025年的9.7亿美元增长至2030年的26.5亿美元[53][168][216] * 英特尔专注于光学互连（OCI、CPO），三星采用玻璃中介层降低成本，而台积电通过SiC差异化应对热、电、光集成需求[45][205][209] **其他重要内容** * SiC在增强现实（AR）眼镜波导中应用，折射率2.6-2.7可实现70-80°视野（FOV），厚度仅0.55 mm，重量2.7 g，并解决“彩虹效应”和热管理问题[63][65][66] * Through-SiC Via（TSiCV）技术在高频和高温环境中表现优异，插入损耗低于0.5 dB/10 mm，适用于毫米波通信和恶劣环境MEMS集成[243][250][276] * Wolfspeed因中国SiC供应商崛起面临价格竞争（2024年衬底价格下降30%）、需求疲软和债务压力（65亿美元债务），而中国计划2027年实现12英寸SiC量产[134][136][137] * Marvell推出封装集成电压调节器（PIVR），将VRM嵌入封装缩短电源路径，降低PDN阻抗，与台积电的IVR和eDTC策略互补[7][287][289] * 环球晶圆提出SiC载板架构，将SiC作为纯热传导层插入封装堆栈，避免界面热阻问题，提升GPU和HBM的热耗散效率[302][304][305] **数据与百分比** * SiC热导率370-490 W/m·K，优于硅（150 W/m·K）和玻璃（0.9-1.5 W/m·K）[107][112] * 12英寸SiC晶圆缺陷导致良率低，8英寸良率较6英寸低15-20%[212][213] * SiC衬底价格2024年下降约30%[138] * 全球SiC晶圆市场预计从2025年9.7亿美元增长至2030年26.5亿美元，CAGR 22.24%[168][216] * 台积电IVR解决方案功率密度是离散VR的5倍[292]

中介层技术概述 - 中介层从幕后配角成为产业链争夺焦点 承载GPU和存储芯片并实现互联 材料公司 设备公司和台积电 英伟达等巨头均聚焦于此 [1] - 行业形成两条发展脉络 一是Resonac牵头27家全球材料 设备 EDA巨头组成JOINT3联盟开发面板级有机中介层 二是英伟达推动SiC中介层 台系厂商加码突破功耗与散热极限 [1] 中介层定义与功能 - 中介层是位于芯片与封装基板之间的中间层结构 在先进封装中扮演桥梁角色 连接逻辑芯片与存储芯片 负责高密度互连 供电分布和信号传输 [3] - 主要分为硅中介层和有机中介层两类 硅中介层亦称无机中介层 有机中介层也叫RDL再布线层 [5] 硅中介层发展历程 - 台积电在2000年代末至2010年初率先提出并量产CoWoS工艺 利用硅中介层加TSV硅通孔实现GPU与HBM高带宽互连 [6] - 2012年台积电为赛灵思生产的Virtex-7 FPGA商用上市 成为首个大规模应用硅中介层的产品 奠定其在高性能计算封装中的地位 [6] 有机中介层兴起背景 - 硅中介层制造成本高 良率有限 AI/HPC芯片面积增大导致硅圆片切割损耗严重 市场需要更经济的大规模量产方案 [6] - 有机中介层工艺相对简单 材料和设备成本低 生产成本显著低于硅中介层 但布线精细度不足 线宽线距较大 难以支撑极高密度互连 [6] JOINT3联盟战略布局 - Resonac瑞萨牵头成立27家成员组成的JOINT3联盟 覆盖半导体封装全产业链 包括应用材料 Lam TEL Synopsys 佳能 Ushio 3M AGC 古河电工等 [8] - 联盟在日本茨城县设立高级面板级中介层中心APLIC 计划2026年运营 重点开发515×510mm面板级有机中介层 [11] 面板级生产优势 - 300mm圆片面积约70,685mm² JOINT3面板级目标515×510mm约262,650mm² 单板面积为300mm圆片的3.7倍 有效构图面积显著更大 [12] - 面板级生产可显著提升产能利用率 降低成本 解决硅中介层因尺寸增大导致的几何损耗问题 边角浪费和步进曝光次数上升推高单位良品成本 [11] 市场驱动因素 - 2.5D/3D封装需求飙升 AI/HPC芯片加HBM堆叠成为主流 需要更大面积 更高互连密度的中介层 [15] - Resonac通过JOINT3搭建跨国跨环节的先进封装共研平台 产业协同成为关键 单一企业难以独立突破 需以联盟方式推动事实标准 [15] SiC中介层发展动态 - 英伟达下一代Rubin GPU评估将GPU与HBM互联基底从传统硅中介层换成SiC中介层 以进一步提升效能 [17] - 碳化硅中介层需使用高绝缘单晶碳化硅 与车用功率器件衬底不同 带来新的工艺挑战 [19] 硅中介层优劣分析 - 优势包括工艺成熟 技术路径清晰 是台积电CoWoS 英特尔EMIB等2.5D/3D封装主流方案 在亚10µm互连和多层TSV工艺上积累深厚 [22] - 劣势包括GPU加HBM封装面积增大导致硅晶圆几何损耗问题突出 产能利用率下降 成本急剧上升 硅导热性能有限成为高功耗AI芯片瓶颈 [22] 有机中介层优劣分析 - 优势包括可采用面板级生产PLP大幅提高产能利用率和单片尺寸利用率 显著降低成本 材料配方灵活 层数和布线可根据系统需求定制 [23] - 劣势包括材料热膨胀系数CTE与硅存在差异 翘曲与可靠性问题需长期验证 电性能相比硅存在一定差距 [23] SiC中介层优劣分析 - 优势包括导热性极佳甚至超过铜 能承受未来AI/HPC芯片极端电流与功耗需求 是突破散热瓶颈的关键材料 具备良好电绝缘性支持更紧密的GPU加HBM集成 [24] - 劣势包括制造难度极高 硬度接近钻石导致切割工艺复杂 必须实现≥12寸大尺寸晶圆兼容硅工艺 产业链尚在攻关中 产能和成本仍是巨大挑战 [24] SiC中介层技术挑战 - 碳化硅硬度接近钻石 传统切割方法容易出现波浪纹 日本DISCO正在研发专用激光切割机台 [25] - 为兼容硅工艺需达到12寸以上晶圆 但目前多数中国厂商仍停留在6/8寸阶段 量产能力有限 [25] 性能需求驱动 - 未来高性能芯片设计功耗可能突破1000V 特斯拉快充电压仅350V 极端电流对中介层承载力提出前所未有挑战 [25] - Si导热能力有限难以满足极端电流下的热管理需求 SiC导热系数超过铜能显著缓解芯片运行高热压力 [25] - Rubin依赖NVLink技术要求GPU与HBM紧密耦合实现最大带宽和最低延迟 SiC因优越绝缘性和散热性成为几乎唯一解决方案 [25] 技术发展时间线 - 短期1-2年硅中介层仍是市场主流 支撑AI/HPC量产 中期3-5年有机中介层凭成本与规模优势在HPC与AI训练芯片中大规模落地 [26] - 长期5年以上碳化硅中介层一旦突破量产瓶颈 或将成为最尖端AI/HPC封装的标准配置 [26] 产业竞争格局 - 日本JOINT3代表合作造标准路径 英伟达推动SiC中介层是应用驱动新材料典型 两条路线殊途同归 中介层将决定未来AI芯片性能极限 [28] - 硅 有机 碳化硅中介层各有优劣 未来十年大概率形成分工互补格局 [28]

行业核心观点 - 封测技术成为突破半导体产业"物理极限"和"产业断链"双重挑战的核心环节 [1] - 先进封装成为延续摩尔定律的核心路径 包括2.5D/3D、Chiplet、Fan-Out等技术与设计制造融合加速 [1] - 地缘政治重塑供应链 自主化与全球化"双轮驱动"成为中国封测产业必须应对的时代命题 [1] 中国封测产业现状 - 中国封测产业实现从跟跑到并跑 长电、通富、华天跻身全球前列 [1] - 国产封装设备与材料"卡脖子"问题不断突破 [1] - 2024年国内集成电路行业销售额达10458亿元 同比增长18% [3] - 2025年国内集成电路市场规模有望突破13000亿元 [3] 区域产业格局 - 江苏封测产能占全国半壁江山 长三角地区封测产业规模占全国81%以上 [2] - 2024年江苏省封测营收超过1700亿元 [2] - 江苏重点企业突破系统级封装、2.5D封装等关键技术 具备高性能芯片封装能力 [2] - 江苏在先进封测、EDA工具、第三代半导体等领域建设国家级高能级创新平台和省级特色创新载体 [2] 技术创新方向 - 封测创新本质是"场景驱动" 瞄准AI、车规、第三代半导体等高端领域 [2] - 突破Chiplet、异构集成等前沿技术 推进全系统性价比创新 [2] - 先进封装市场规模增速持续超过传统封装 [3] - 先进封装技术通过横向扩展、堆叠释放多芯片系统集成潜力 满足异构集成需求 [3] 产业发展挑战 - 集成电路产业链在关键领域和环节存在突出"卡脖子"问题 [3] - 需要保持封装产业技术相对竞争优势 谋求新的创新发展思路 [3] - 需要构建需求与供求的良性循环 [2]