**公司：谷歌** * **TPUv9项目处于早期评估阶段** 正在进行分模块、分线路的评估，包括IP评估、EDA以及CAE仿真分析[1] * **TPUv9的核心技术方向已基本明确** 包括采用3D堆叠技术以及采用定制化的HBM[1] * **TPUv9的设计核心目标** 是为超大规模推理基础设施服务，要求在处理高batch size的同时支持深度推理[1] * **TPUv9面临的设计挑战** 是片上SRAM缓冲容量不足，导致大量权重访问需在HBM和主计算芯片间反复进行，造成计算效能损失[2] * **TPUv9的3D堆叠结构方案** 计算芯片会更靠近中介层，SRAM堆叠在计算芯片上方[2] * **TPUv9的3D堆叠技术细节** 3D存储器与计算Die之间采用混合键合技术，能提供接近片内I/O的连接密度，目前技术已能实现每平方毫米1万至2万个触点[3] * **TPUv9的供应链合作模式（当前）** 在项目早期阶段，主要是新思与谷歌直接合作，博通参与度不高，也未涉及联发科[4][5] * **TPUv9的供应链合作模式（未来潜在）** 未来存在谷歌TPU完全采用英特尔前后道工艺的可能性，但这仍是较远期的规划[3][4] * **TPUv9的物理尺寸预期** 预计TPUv9这一代的Die Size会变得更大，可能出现类似英伟达Ultra这种多Die整合的结构[6] **行业：半导体设计、制造与封装** * **先进封装技术趋势** 3D堆叠主要指对计算Die进行进一步堆叠，整合3DDRAM和SRAM或其混合体[1] 将SRAM集成到中介层内部的方案基本不会采用[2] 中介层的横向片间通信不适合高速、大容量的通信需求[3] * **先进半导体工艺节点动态** 英特尔18AP工艺当前主要服务于英伟达和苹果[3] 预计到2027年，当18AP工艺进入规模量产，14AE工艺进入早期风险市场阶段时，由于工艺已得到验证，英特尔可能会引入博通这类ASIC设计服务业务[3] * **半导体设计服务商策略** 博通目前处于场外待命状态，不愿用其客户的项目为英特尔的18AP工艺进行风险爬坡[3] 一旦14AE工艺成熟，博通的一个核心客户确实是谷歌[3] * **行业公司表现评估** 联发科在TPUv8项目上的表现据称不佳[5]

行业与公司 * **行业**：半导体设计、先进封装、人工智能加速器芯片[1] * **公司**：谷歌 (Google)、英特尔 (Intel)、博通 (Broadcom)、新思 (Synopsys)、联发科 (MediaTek)[3][4] 核心观点与论据 * **谷歌TPUv9技术方案**：整体方案处于早期评估阶段，但关键技术方向已基本明确，包括采用**3D堆叠**技术以及对计算Die进行堆叠，并整合3D DRAM和SRAM或其混合体[1]；核心目标是服务超大规模推理基础设施，要求在处理高batch size的同时支持深度推理[1] * **谷歌TPUv9封装方案**：在3D堆叠结构中，**计算芯片更靠近中介层**，SRAM堆叠在计算芯片上方[2]；计算芯片与3D存储器之间采用**混合键合**技术，该技术目前能实现每平方毫米1万至2万个触点，对于存储器I/O已足够[3] * **谷歌TPUv9供应链与合作伙伴**：项目早期阶段，在架构评估、关键技术选型和IP选择层面，主要是**新思与谷歌直接合作**，博通参与度不高，也未涉及联发科[4]；联发科在TPUv8项目上的表现据称不佳[4]；未来合作模式取决于谷歌的商业决策[4] * **潜在制造合作方**：目前没有TPU项目前道在台积电、后道在英特尔的方案，主流趋势是完全在美国本土制造[3]；**英特尔18AP工艺**当前主要服务于英伟达和苹果[3]；预计到2027年，当18AP工艺进入规模量产、14AE工艺进入早期风险市场阶段时，英特尔可能会引入博通这类ASIC设计服务业务[3]；博通目前不愿用其客户项目为英特尔的18AP工艺进行风险爬坡[3]；一旦14AE工艺成熟，**博通的一个核心客户确实是谷歌**，未来存在谷歌TPU完全采用英特尔前后道工艺的可能性，但这是较远期规划[3][4] 其他重要内容 * **设计挑战**：当前设计面临的挑战是片上SRAM缓冲容量不足，导致大量权重访问需在HBM和主计算芯片间反复进行，造成计算效能损失[2] * **技术细节**：虽然存在不使用HBM的备选方案，但**采用定制化的HBM是主流方向**[1]；将SRAM集成到中介层内部的方案基本不会采用[2]；中介层是平面结构，其横向的片间通信不适合高速、大容量的通信需求[3] * **产品预期**：预计TPUv9这一代的**Die Size会变得更大**，可能会出现类似NVIDIA Ultra这种多Die整合的结构[5]

**行业与公司** * **行业**: 半导体行业，特别是GPU、ASIC、AI加速器及相关先进封装供应链[1] * **涉及公司**: NVIDIA (NVDA)、Alchip Technologies (Alchip)、AWS/Annapurna、Google、MediaTek (联发科)、Broadcom (博通)、TSMC (台积电)、Samsung Foundry (三星代工)、Intel (英特尔)[2][7][8][9][10][12][19] **核心观点与论据** **1. NVIDIA GPU 产品路线图与封装技术** * **Rubin Ultra 设计潜在变更**: 公司评估NVIDIA可能将Rubin Ultra从“1个中介层上4个计算芯片”设计改为“1个中介层上2个计算芯片”，并通过基板级组合实现4芯片方案[2] * **变更影响评估**: 此变更预计**不会影响计算能力或HBM密度**（Rubin Ultra解决方案中4个计算芯片仍为1TB），但会**需要更大的ABF基板**并**降低CoW步骤的复杂性**（在CoWoS-L工艺中）[2] * **变更原因**: 原始设计的4芯片、16个HBM立方体及I/O芯片在中介层上将达到约**9.5倍光罩尺寸**，这是目前台积电CoWoS-L所能支持的极限，新方案（2x2）可能是实现类似计算性能的更实用解决方案[2] * **产品规划**: 预计NVIDIA将在2027年下半年同时提供2芯片（GR150）和4芯片（2x2版本）的Rubin Ultra平台，需求可能偏向更高规格版本[2] **2. NVIDIA LPU 推理芯片需求与展望** * **产品定位澄清**: LPU（来自Groq）和CPX是架构不同的产品，针对推理的不同阶段，**LPU不取代CPX**，CPX专为预填充步骤设计，而LPX针对极端解码阶段[3][7] * **出货量预测**: 预计2026年LPU芯片出货量将达到约**50万颗**（约合2000个机架），2027年将增至数百万颗，具体取决于Vera Rubin机架的搭载率[7] * **制造与封装路线**: LP30/LP35预计在**三星代工4nm**制造，而LP40将从2027年底开始转向**台积电N3制程**并采用CoWoS-R封装结构，随Feynman在2028年上量[7] * **搭载率预期**: 认为2027年LPU机架**10-15%的搭载率**更有可能，如果智能体工作负载极度偏好LPX机架的快速令牌生成，搭载率可能加速[7] **3. AWS Trainium 3 芯片与 Alchip 的机遇** * **Trn3 量产与收入**: Trainium 3 仍在正轨，预计2026年第二季度开始制造上量，预计将为Alchip在2026年带来**超过15亿美元**的收入，2027年有进一步上行空间[8] * **需求与生命周期**: 鉴于Anthropic及其他新客户的强劲需求，Trainium 3的**生命周期出货量可能达到300万颗**，高于此前预期[8] * **Alchip 的角色**: 供应链检查表明，后端设计和交钥匙生产可能主要由Alchip/Annapurna控制，基于Chiplet的竞争设计未见获得显著量产势头[8] * **人员变动影响**: Annapurna的人员离职预计不会对Trn3/Trn4路线图产生有意义的影响[8] **4. AWS Trainium 4 芯片设计与 Alchip 的定位** * **设计复杂性**: Trainium 4将是非常复杂的设计，可能使用**2nm计算芯片**、**3nm Serdes和I/O芯片**以及可能**12层HBM堆叠**[9] * **Alchip 的参与度**: 计算芯片的后端设计很可能由Alchip完成，同时负责整体后端集成和大部分交钥匙晶圆生产[9] * **性能目标与价值**: 亚马逊的目标是在各种AI工作负载上实现比Trn3**3-6倍的性能跃升**，这将推高芯片ASP和设计服务合作伙伴的附加值[9] * **时间线与收入展望**: 预计芯片在2027年初进入流片阶段，2028年大规模生产，鉴于更高的ASP和增长的量，Alchip通过Trn4生命周期获得的收入应比Trn3有显著增长[9] **5. Google/MediaTek Zebrafish TPU v8 项目进展** * **项目状态**: 评估认为Zebrafish项目处于可控的上量轨道，并非根本性受挫的项目[10] * **问题与解决**: 芯片于2026年1月从台积电流片返回，存在一些次要问题，已通过台积电为期**1个月的工程变更指令**解决，一些Serdes问题也似乎通过软件修复解决，无需重新流片[10][11] * **量产时间与收入预测**: 台积电的大规模制造上量目标定于2026年第二季度末，收入确认可能在2026年第四季度，预计Zebrafish在2026年可能达到约**10亿美元**收入[11] * **2027年展望**: 2027年前景范围较宽，预计**6万至10万片CoWoS晶圆出货量**，意味着**40亿至70亿美元收入**，具体取决于Google内部推理需求的上量情况[11] **6. Google TPU v9 的竞争格局与 Intel EMIB 封装角色** * **竞争设计**: Google设计团队似乎正在研究两种竞争性设计，MediaTek致力于基于**3D SoIC的先进TPU设计**（称为Humufish），可能使用**Intel EMIB-T进行2.5D封装**，而Broadcom则致力于非常相似但略先进的设计（称为Pumafish），采用**台积电CoWoS-L封装**[12] * **MediaTek 项目风险**: 与v8代不同，这两个产品的目标性能规格非常接近，这增加了MediaTek项目的不确定性和风险[12] * **具体风险领域**: * Serdes能力：MediaTek目标可能是**300G级别Serdes规格**（可能是336GHz），而Broadcom可能达到**400G Serdes**[12] * Intel EMIB封装执行：鉴于在具有多个嵌入式硅桥的AI加速器方面缺乏记录，其执行仍是未知数[12] * 3D SoIC封装设计执行难度显著提升[12] * **MediaTek 的参与**: 在Humufish的4个计算芯片中，MediaTek似乎更多地参与了其中2个的设计，以及I/O芯片、Serdes和后台集成[12] **其他重要信息** * **分析师覆盖**: 报告明确指出，NVIDIA、Broadcom、Marvell由Harlan Sur覆盖[13] * **研究团队覆盖范围**: 主要分析师Gokul Hariharan的覆盖范围包括ASE Technology、ASMPT、Alchip Technologies、MediaTek Inc.、TSMC等多只亚洲半导体股票[19]