文章核心观点 - 半导体行业正经历由人工智能驱动的结构性转型，创新焦点从传统的晶体管微缩转向系统级的协同优化，涵盖节能计算、先进封装、互连技术和供应链协作等多个维度[2] 人工智能作为结构性驱动力 - 人工智能从根本上重塑了对半导体技术的要求，其工作负载对计算能力、内存带宽和互连吞吐量产生了指数级增长的需求[2] - 训练集群由数千至数万个加速器组成，系统级功耗和数据传输需求显著增加[3] - 创新地点已从芯片层面转移至集群层面，网络效率、散热和电源供应直接影响性能[3] 能源效率成为主要设计约束 - 在人工智能时代，每瓦性能已成为主要的衡量指标，取代了历史上的频率提升和晶体管密度提高[5] - 节能型人工智能架构旨在提高总计算吞吐量的同时降低每次操作的能耗，这能减少达到给定性能目标所需的节点数量，从而降低网络开销和冷却需求[5] - 降低能耗的最有效手段之一是缩短计算和内存之间的距离，这推动了异构集成和内存邻近成为关键设计策略[5] - 运行范式转变为以更低的电压提供计算能力，从而降低在高利用率环境中占主导地位的动态功耗[5] Chiplet、3D集成与架构协同优化 - 节能型人工智能架构越来越依赖基于芯片组的模块化设计，而非整体式设计，允许每个功能模块使用最合适的工艺节点制造[7] - 以AMD MI300架构为例，其通过2.5D中介层集成多个芯片，并采用3D堆叠来提高计算密度并降低能耗，集成大缓存以减少DRAM访问次数和能耗[7] - 设计技术协同优化变得至关重要，系统架构决策对能源效率的影响已与工艺节点选择的影响一样大[7][9] 节能计算工艺技术 - 工艺技术仍是提高能效的关键，节能计算优化集中在动态/静态功耗优化、降低寄生效应和改进器件静电性能三个方面[11] - 降低电源电压是降低动态功耗的最有效手段之一，但需权衡漏电和性能波动[11] - 新兴器件结构如互补场效应晶体管通过减小逻辑面积和导线长度并改善静电性能，有望使芯片级功耗降低高达30%[11] - 工艺创新现在必须服务于系统级效率目标，而非独立的器件指标[11] 封装作为基础技术 - 封装技术已从辅助技术提升为主要性能驱动因素，先进的封装技术突破了光罩尺寸限制，并通过高密度互连提高能源效率[13] - 硅中介层和短距离芯片间连接使芯片组能以接近片上金属互连的带宽通信，显著提高了与板级连接相比的能源效率[13] - 3D互连技术如混合键合和硅通孔，与传统的微凸点连接方式相比，互连能效最高可提升三倍[13] - 功率超过1000瓦的人工智能加速器需要集成电压调节、深沟槽电容器和先进导热界面材料以维持效率和可靠性[13] - 散热管理直接影响系统级能耗，温度升高会增加漏电功耗，形成“热税”[13] 互连、光学与系统级扩展 - 随着人工智能集群规模扩大至数千个加速器，系统互连效率变得与芯片级性能同等重要[17] - 在数据速率超过224 GT/s时，电互连正接近实际极限，推动了业界对光互连和共封装光学器件的兴趣[17] - 将硅光子学与计算硅集成，为降低长距离数据传输的功耗、提高带宽和传输距离提供了途径[17] - 互连技术必须被视为一项战略技术，未来的性能提升取决于封装、网络和系统架构等方面的协调创新[19] 制造复杂性与规模经济 - 最先进的晶圆厂需要近200亿至300亿美元的投资，制程节点转换涉及呈指数级增长的复杂性[20] - 现代半导体制造被描述为“以原子级精度运行”，凸显了维持创新所需的巨大工程规模[20] - 供应链复杂性已扩展到材料、劳动力供应和基础设施等各方面，人工智能的蓬勃发展加剧了这些压力[20] - 生态系统协调至关重要，节能型人工智能架构需要硬件制造商、软件开发商和材料供应商之间的合作[20] - 共享标准和开放的生态系统能集中投资、加快产品上市速度并降低供应链风险，围绕通用规范达成一致对于高效扩展产能和创新至关重要[20]

文章核心观点 - 半导体制造业的发展重点正从晶体管尺寸微缩转向器件构建、堆叠和供电方式的革新，其中混合键合技术是实现3D集成最关键的结构性推动因素之一 [2] - 混合键合技术通过实现芯片间高密度、高性能的垂直互连，对人工智能、高性能计算等先进芯片架构至关重要，是先进封装领域增长最快的细分市场，预计2025至2030年设备市场复合年增长率将达21% [2] - 该技术虽已在高端应用中得到验证，但要实现大规模量产并拓展至更广泛领域（如高带宽内存），仍需克服工艺温度、成本、缺陷控制、设计方法等一系列重大挑战 [3][4][6] --- 混合键合技术的优势与重要性 - **电气性能优势**：与传统的微凸点键合相比，混合键合能显著降低电阻、寄生电容引起的延迟和功耗，提高信号完整性、电源效率和热性能 [3][9] - **互连密度与尺寸**：该技术可将互连间距从微凸点的35µm大幅缩小至10µm甚至更小，实现极高密度的垂直互连 [9]。对于高带宽存储器，其关键驱动因素之一是能通过消除凸点来减小堆叠厚度 [9] - **市场增长驱动力**：在人工智能、高性能计算等需求的推动下，混合键合是实现高带宽、低延迟互连的关键，Yole Group预计其设备市场在2025至2030年间将以21%的复合年增长率增长 [2] 混合键合的技术挑战 - **工艺温度与材料**：传统的铜-铜键合退火温度约为400°C，而高带宽内存等应用需要更低的热预算 [5]。采用纳米孪晶铜可在约200°C下实现退火，溅射SiCN介电层则可在低于250°C的温度下沉积 [5] - **成本与吞吐量**：当前技术难以满足高带宽内存所需的成本效益要求，尤其是在耗时的退火、缓慢的芯片拾取放置以及步骤间过长的排队时间等方面 [4][22] - **缺陷与污染控制**：实现无缺陷的原子级接触要求极洁净的环境，任何表面颗粒都可能导致成簇的开路缺陷 [15][24]。等离子切割技术有助于降低单晶加工过程中的颗粒物含量 [6] - **对准精度与形貌控制**：需要实现晶圆间极高的对准精度（50nm至200nm），并严格控制晶圆变形、翘曲以及化学机械抛光后的表面平坦化（要求形貌差异小于0.5nm RMS） [2][15][16] 晶圆对晶圆与芯片对晶圆键合对比 - **晶圆对晶圆**：技术更成熟，已实现400nm的键合间距，能满足更严格的套刻精度要求，但要求键合芯片尺寸完全相同，且无法在键合前剔除不合格芯片，存在良率损失风险 [9][10][12] - **芯片对晶圆**：允许使用已知合格芯片，设计灵活性高，可一次性键合多个不同尺寸的芯片，但面临芯片边缘效应（如分层）、切割带来的污染以及逐个对准导致的组装速度慢等挑战 [10][12]。目前芯片对晶圆键合的间距已达到2µm [11] 关键工艺步骤与改进方向 - **核心流程**：典型流程包括沉积介电层（如SiCN）、刻蚀通孔、沉积阻挡层和铜籽晶、电镀铜、化学机械抛光、清洗、等离子体活化、对准键合以及高温退火 [14][16] - **化学机械抛光的核心地位**：化学机械抛光是决定键合良率的最关键步骤，需要确保整个晶圆上铜凹陷的均匀性（通常关注5纳米或更小的凹陷），并防止介质层被过度侵蚀 [15][17] - **表面活化与键合**：键合前需通过等离子体处理活化介电层表面，形成高活性位点以提高粘附性，键合过程由表面化学反应驱动，在室温下快速推进 [16] - **保护层与释放层**：沉积薄的无机保护层（如TiN）可保护键合界面在后续工艺中免受水、化学物质的影响，并将铜凹槽深度维持在2纳米以内 [17][18][22]。无机释放层支持更高工艺温度和超薄层转移 [22] 对芯片设计与产业生态的影响 - **设计范式转变**：混合键合要求从单芯片设计思维转变为真正的系统级多芯片协同设计，需要对整个堆叠的架构、布局、电源散热及接口进行联合优化 [6][7] - **设计工具需求**：增加了对三维时序分析、提取、验证和签核的需求，因为对单个芯片的决策会直接影响整个堆叠的性能和可靠性 [7] - **产业链协作**：该技术需要晶圆制造设备（如铜填充、化学机械抛光、拾取放置、退火）之间更紧密的集成，因为所有键合前的步骤都会影响最终键合质量 [7] 应用现状与未来展望 - **当前应用**：已成功应用于CMOS图像传感器、高性能计算的SRAM/处理器堆叠以及多层3D NAND器件 [3][9][25] - **在高带宽内存领域的挑战**：由于对低热预算和成本的高要求，领先的高带宽内存制造商很可能在HBM4中继续采用微凸块技术，混合键合在该领域的应用仍需更多可靠性研究 [4][26] - **未来方向**：行业正致力于提高工艺吞吐量、缩短活化与键合间的等待时间，并探索低热预算材料（如溅射SiCN、纳米孪晶铜）的应用，以拓展混合键合在更紧凑的高带宽内存模块、3D DRAM等领域的应用 [3][25][26]

公司参与进博会概况 - 公司第七次参加进博会，主题为“积纳米之微，成大千世界”，将在技术装备展区集成电路专区展示 [2] - 展示重点为全景光刻解决方案下的多款产品，包括TWINSCAN NXT:870B和TWINSCAN XT:260两套光刻系统 [2] - 公司参与进博会旨在呼应开放合作精神，进行行业交流与学习，而非商业目的 [2] AI发展对半导体行业的影响 - AI芯片已成为社会、工业、生活的基础，麦肯锡预测AI到2030年将为全球GDP贡献约13万亿美元价值 [3] - AI发展对半导体需求是全方位的，不仅限于GPU、HBM等高端芯片，还包括大量成熟制程的逻辑芯片和传感器 [3] - AI对半导体设备需求的真正影响将体现在终端应用扩展到消费端和工业领域的大规模应用阶段 [3] - 为弥合算力需求与芯片发展的差距，需要提升芯片性能并发展芯片架构，如3D集成技术 [3] 后摩尔定律时代的技术趋势 - 3D集成及芯片键合等技术将成为未来芯片行业发展的大趋势 [4] - 先进封装是后摩尔定律时代的关键技术，公司展示的XT:260光刻机可支持从先进封装到主流市场的广泛应用 [5] - 行业技术创新的两大核心路线为：通过2D微缩提升晶体管密度与能效，以及通过3D集成突破平面极限 [6] 公司光刻系统技术特点与应用 - XT:260光刻机采用i-line光源和双工作台技术，具有大视场曝光特点，能有效提升先进封装的性能和良率，降低单片晶圆成本 [6] - 大视场曝光可减少先进封装中多芯片拼接产生的缝隙，避免因频繁拼接导致的效率下降和良率问题 [6] - 全景光刻解决方案为3D集成的键合工艺提供支持，减少晶圆形变导致的对准误差，实现更快的互联 [7] - NXT:870B系统在升级光学器件和磁悬浮平台支持下，可实现每小时400片以上的晶圆产量，并为键合后工艺提供强大校正能力 [7]

ASML新产品发布 - 公司交付首台专为先进封装应用开发的光刻机TWINSCAN XT:260，用于3D芯片和Chiplets芯粒的制造与封装 [1] - 新产品采用波长为365纳米的i线光刻技术，分辨率约为400纳米，NA为0.35，生产速度高达每小时270块晶圆，是现有先进封装光刻机的4倍 [3] - 新产品曝光区域面积为26x33毫米，采用两倍掩模缩小技术，特别适合中介层封装应用 [3] ASML 2025年第三季度财务业绩 - 2025年第三季度公司实现净销售额75亿欧元，毛利率为51.6%，净利润达21亿欧元 [4] - 第三季度新增订单金额为54亿欧元，其中36亿欧元为EUV光刻机订单 [4] - 公司预计2025年第四季度净销售额在92亿至98亿欧元之间，毛利率介于51%至53% [4] - 公司预计2025年全年净销售额将达到325亿欧元左右，同比增长约15%，毛利率约为52% [4] 行业趋势与管理层评论 - AI相关投资持续强劲，推动先进逻辑芯片和DRAM需求增长，AI发展将惠及公司更广泛的客户群体 [5] - 光刻在晶圆厂总体投资中所占比重不断提升，尤其是随着EUV在DRAM和先进逻辑芯片客户中的采用势头增强 [5] - 公司预计2024年和2025年中国市场业务表现强劲，这些市场动态因素预计只对2026年业务产生部分影响，2026年净销售不会低于2025年 [5] - 随着EUV光刻技术应用持续扩大，包括在高数值孔径EUV上取得的进展，光刻在晶圆厂投资中的比重持续提升 [5] - 公司通过与Mistral AI合作，将人工智能全面融入全景光刻解决方案，以提升系统性能、生产效率和优化客户工艺良率 [5]

报告行业投资评级 - 报告未明确给出对ASML（ASML）或半导体设备行业的整体投资评级 [1][2][3][4][5][6] 报告核心观点 - 报告核心观点认为ASML FY25Q3业绩符合预期，AI产业扩张与EUV渗透率提升将共振推动公司长期向上发展 [1] - 公司短期业绩稳健，长期成长动能明确，主要受益于AI算力驱动下的先进制程扩张、3D集成创新以及光刻全流程软件化升级 [3] 公司25Q3业绩情况 总体业绩 - 2025年第三季度实现营业收入75.16亿欧元，环比下滑2.29%，同比增长0.66%，略低于指引中值（指引范围74–79亿欧元）[2][10] - 季度毛利率为51.6%，环比下滑2.1个百分点，同比提升0.8个百分点，符合50%–52%的预期区间 [2][10] - 季度净利润为21亿欧元，净利率为28.3%，对应每股收益5.49欧元 [2][8][10] 分业务业绩 - 系统销售收入为55.54亿欧元，环比下降0.76%，同比下降6.28% [2][18] - 系统销售中，EUV销售收入为21.11亿欧元（含1台High NA系统），非EUV销售收入为34.43亿欧元 [2][10] - 存量装机管理收入为19.62亿欧元，符合20亿欧元的指引水平 [2][10][18] 新签订单 - 2025年第三季度新系统订单额为53.99亿欧元 [2][17] - EUV设备订单额为36亿欧元，约占新订单总额的三分之二，需求持续增强；非EUV设备订单额为18亿欧元 [2][17] - 按客户结构划分，逻辑业务占比53%，存储业务占比47% [2][17] 营收划分详情 - 按技术划分系统销售：EUV占比38%，ArFi占比52%，其余技术占比10% [18] - 按终端客户划分：逻辑客户占比65%，存储客户占比35% [18] - 按地区划分：中国大陆地区占比42%（环比提升15个百分点），成为最大单一市场；中国台湾地区占比30%，韩国占比18%，美国占比6%，亚洲其他地区占比4% [18] - 本季度共交付72台光刻机（66台全新，6台二手），环比减少4台，同比减少44台；其中包括EUV 9台（环比-2台）、ArFi 38台（环比+7台）、ArFdry 4台、KrF 11台、I-line 10台 [18] 技术交付进展 - 交付首台面向先进封装领域的i-line机台TWINSCAN XT:260，其生产效率较现有方案提升约4倍 [9][42] 行业观察及公司进展 市场总体观察 - 行业整体出现多项积极信号，减轻了上一季度所面临的不确定性 [19] - AI投资热度持续上升，带动先进逻辑与DRAM领域的资本投入加速 [20] - AI应用正惠及更广泛的客户群体，形成产业链多层次需求扩散 [21] - EUV技术在DRAM及先进逻辑客户中的采用率持续提升 [21] - 预计2026年中国市场的设备需求将明显低于2024与2025年的高景气阶段 [21][30][41] 技术路线图更新 - EUV技术：公司在SPIE及半导体大会上发布论文，展示在先进节点成本控制与产能效率优化方面的最新成果 [23] - High NA平台：客户已累计运行超过30万片晶圆，成熟度显著领先Low NA同期水平；SK hynix已启动首台EXE:5200系统的量产安装 [23] - 先进封装：成功交付首台XT:260先进封装光刻机，实现由验证向规模交付的关键跨越 [23] AI战略合作进展 - 公司与Mistral AI建立战略合作关系，旨在提升设备性能与客户交付效率，并借助AI能力加速产品研发与上市周期 [23][24] - 公司领投Mistral C轮融资，持股约11%，并在其战略委员会担任席位 [25] 公司指引 短期业绩指引 - 预计2025年第四季度营收为92–98亿欧元，环比增长22.41%至30.39%，同比变化-0.68%至+5.8% [3][26] - 预计2025年第四季度存量装机管理业务收入约为21亿欧元，环比增长7.02%，同比下降2.18% [3][26] - 预计2025年第四季度毛利率为51%–53%，环比变化-0.6至+1.4个百分点，同比变化-0.7至+1.3个百分点 [3][26] - 预计2025年全年收入同比增长约15%（即约325亿欧元），毛利率约52% [3][26][27] 中期需求指引 - 公司预计2026年净销售额不低于2025年水平，行业需求结构将进一步优化 [3][26] - 产品结构方面，EUV业务占比有望提升，反映出先进制程持续扩产及AI驱动带来的高端设备需求；中国市场的DUV业务可能因前期高基数而阶段性回落 [3][26] 长期展望 - 公司展望2030年收入规模区间为440亿至600亿欧元，毛利率有望达到56%-60% [3][28] - 长期成长动能来自AI算力驱动下的先进制程扩张、3D集成创新以及光刻全流程软件化升级 [3][28] 电话会议问答部分要点 市场需求与订单能见度 - 近期主要看到来自AI基础设施投资的积极进展，更多客户开始参与AI相关逻辑及DRAM产能建设，但相关影响在2026年仅会部分体现 [29][34][46] - 订单节奏并非线性，而是阶段性集中；尽管过去两季度订单表现健康，但不能视为持续线性趋势 [31] - 当前积压订单中有相当比例对应2026年之后的交付周期，因此难以简单以总订单量推算2026年收入增长幅度 [38] 技术演进与需求影响 - DRAM从6F²结构转向4F²后，预期EUV层数仍将上升，且4F²结构更复杂，将带动整体掩膜层数与高级光刻掩膜需求增加 [32][33] - AI驱动下的高性能逻辑与DRAM芯片将加速EUV层数增长与节点演进，这一趋势预计在未来12–24个月成为关键观察期 [50][51] - 光刻强度呈现结构性强化趋势，逻辑端在GAA过渡后预计在更先进节点上恢复更积极的微缩 [50] 产能与供应链 - 公司认为2026年EUV需求将进一步增强，公司在短期与长期产能层面均已做好准备，目前不存在明显供给瓶颈风险 [36][37] - 公司已采取多项措施提升供应链灵活性和应变能力，具备比数年前更高的供应韧性与产能灵活度 [39] 财务与运营 - 2025年第四季度毛利率指引略好于上季度预期，主要受出货量上升带来的规模效应、低NA机型销售良好、升级业务收入环比增长等因素推动 [35] - 2026年毛利率变化将主要由产品结构与存量装机管理业务构成决定，受中国市场DUV业务回落、EUV业务占比提升、High NA出货节奏等因素综合影响 [43] - 当前营运资本上升主要源于High NA系统周期长、交付时间延后导致库存占用增加，预计随High NA产量提升，营运资本周转效率将逐步改善 [53] High NA系统进展 - High NA系统性能验证预计在未来几个月内完成，设备可用率持续优化，成熟速度显著快于Low NA同期表现 [47][48] - High NA项目当前对整体毛利率仍具稀释效应，主要因固定成本摊薄不足；预计在2028–2029年进入高产阶段后，毛利率将随规模效应提升 [40][49] - 下一波High NA订单预计将在客户完成验证后启动，时间大概率在2025年下半年或之后；下一轮出货集中期预计在2028年及以后 [40]

2025年第三季度财务业绩 - 净销售额75亿欧元，净利润21亿欧元，毛利率51.6%，符合预期 [1] - 新增订单金额54亿欧元，其中EUV订单高达36亿欧元，占比超过三分之二 [1] - 营业利润率为32.8%，每股基本收益为5.49欧元 [2] 产品结构与出货情况 - EUV系统净销售额占比从第二季度的48%降至38%，而ArFi系统占比从43%跃升至52% [2] - 本季度售出66台全新光刻系统和6台二手系统，出货更多集中在ArFi等DUV设备上 [5] - 完成首款先进封装产品TWINSCAN XT:260的出货，其生产效率相较现有解决方案提升高达4倍 [5] 地区市场动态 - 中国大陆市场占比从第二季度的27%大幅跃升至42%，成为单一最大市场 [6] - 中国台湾市场占比从35%降至30%，美国市场从10%降至6%，日本市场从5%降至1% [6] - 中国市场的高位占比被视作特殊时期的特殊现象，预计未来需求将回落 [6][13] 终端应用需求变化 - 逻辑芯片净销售额占比从第二季度的69%降至65%，存储芯片占比从31%升至35% [7] - 新增订单中，逻辑芯片订单占比从84%大幅降至53%，存储芯片订单占比从16%激增至47% [7] - 存储芯片行业正进入新一轮投资周期，AI服务器对HBM的需求是重要驱动力 [10] 管理层评论与战略重点 - AI相关投资持续强劲，对先进逻辑芯片和HBM的需求带动光刻设备订单增长 [12] - 光刻在晶圆厂总体投资中的比重不断提升，EUV技术正从逻辑芯片向DRAM领域扩展 [12][13] - 公司正稳步推进技术路线图，高数值孔径EUV系统成熟度获客户认可，本季度确认一台High NA系统收入 [14] 技术发展与未来展望 - 3D集成技术被视为推动摩尔定律继续向前的重要路径，公司推出针对该领域的新产品XT:260 [5][14] - 公司与Mistral AI达成战略合作，旨在提升产品精准度、运行速度及内部研发效率 [16][17] - 预计2025年第四季度净销售额在92亿至98亿欧元之间，全年净销售额预计达到325亿欧元左右 [18] - 公司重申2030年长期目标，总营收有望达到440亿至600亿欧元，毛利率将达到56%至60% [19]

摩尔定律的挑战与芯粒技术的兴起 - 摩尔定律指出半导体芯片上的晶体管数量大约每两年翻一番，但近年来芯片电路尺寸缩小至几纳米级别后，面临物理极限、制造复杂性增加和成本上升的挑战 [2] - 电路尺寸缩小导致制造良率降低，使得生产大量可用芯片变得更加困难，建造和运营半导体代工厂需要大量资金和专业知识 [2] - 芯粒是执行特定功能的小芯片，多个芯粒可组合成一个封装以组成完整系统，此方法通过只使用"已知良好芯片"来极大地提高制造良率和效率 [2] 芯粒技术的优势与应用 - 异构集成工艺允许将不同工艺制造、具有不同功能的芯片组合到单个封装中，高性能计算部件可用最新半导体工艺制造，而存储器和模拟部件可采用更传统、更具成本效益的技术 [3] - 汽车行业使用该技术开发未来汽车的片上系统，计划在2030年后应用于量产汽车，以提升汽车半导体的性能、AI计算和图形处理能力 [3] - 芯粒技术能帮助制造商将功能安全部件与用于自动驾驶的AI处理器结合，更快地根据汽车制造商需求定制片上系统 [3] - 该技术正扩展到人工智能和电信等其他领域，推动众多行业创新，并迅速成为未来半导体行业的关键技术 [5] 芯粒集成与封装技术 - 中介层是实现芯粒紧凑高速连接的关键组件，通常由硅制成，位于芯片下方以帮助芯片间通信，其性能直接影响连接紧密度和电信号交换速度 [5] - 先进的芯粒集成技术在高效供电方面发挥重要作用，通过添加微小金属连接点为电流和数据传输提供路径，实现高速数据传输并充分利用有限空间 [5] - 当前主流方法是2.5D集成，将多个芯片放入单个封装中，而下一代重大进展是3D集成，该技术使用硅通孔垂直堆叠芯片以实现更高集成度 [5] - 将灵活芯片设计与3D集成结合可构建更快、更小、更节能的半导体，将内存和处理单元直接堆叠可实现高速数据访问，有利于人工智能等高性能流程 [7] 芯粒技术的挑战与前景 - 垂直堆叠芯片导致热量更容易积聚，使热管理和保持高制造良率变得更加困难 [8] - 全球研究人员正在研究先进封装技术的新方法以更好地应对热挑战，芯粒与3D集成的结合被视为一项颠覆性创新，有可能取代摩尔定律 [8]

核心观点 - 人工智能模型规模呈指数级增长，传统单芯片GPU架构在可扩展性、能源效率和计算吞吐量方面面临显著局限性 [1] - 晶圆级计算成为变革性范式，通过将多个小芯片集成到单片晶圆上提供前所未有的性能和效率 [1] - Cerebras WSE-3和特斯拉Dojo等晶圆级AI加速器展现出满足大规模AI工作负载需求的潜力 [1] - 台积电CoWoS等新兴封装技术有望将计算密度提高多达40倍 [1] AI硬件发展历程 - Cerebras里程碑包括2019年WSE-1、2021年WSE-2和2024年WSE-3的发布 [3] - NVIDIA产品线从1999年GeForce 256演进至2024年Blackwell B100/B200 GPU [3] - Google TPU系列从2015年初代发展到2024年TPU v6e [5] - 特斯拉于2021年宣布进入AI硬件领域推出Dojo系统 [5] 晶圆级计算优势 - 提供卓越带宽密度，特斯拉Dojo系统每个芯片边缘实现2TB/s带宽 [10] - 实现超低芯片间延迟，Dojo仅100纳秒，远低于NVIDIA H100的12毫秒 [10] - 物理集成度高，Dojo单个训练芯片集成25个芯片，传统方案需10倍面积 [11] - 台积电预计2027年CoWoS技术将提供比现有系统高40倍计算能力 [12] 主要AI训练芯片对比 - Cerebras WSE-3：46,225平方毫米面积，4万亿晶体管，90万个核心，21PB/s内存带宽 [15] - 特斯拉Dojo D1芯片：645平方毫米面积，1.25万亿晶体管，8,850个核心，2TB/s内存带宽 [16] - Graphcore IPU-GC200：800平方毫米面积，236亿晶体管，1,472个核心，47.5TB/s内存带宽 [17] - Google TPU v6e：700平方毫米面积，3.2TB/s内存带宽 [17] 性能比较 - WSE-3在FP16精度下峰值性能达125PFLOPS，支持24万亿参数模型训练 [25] - NVIDIA H100在FP64精度下提供60TFLOPS计算能力 [27] - WSE-3训练700亿参数Llama 2模型比Meta现有集群快30倍 [29] - WSE-3运行80亿参数模型时token生成速度达1,800/s，H100仅为242/s [29] 能效比较 - WSE-3功耗23kW，相同性能下比GPU集群能效更高 [75] - NVIDIA H100能效为7.9TFLOPS/W，A100为0.78TFLOPS/W [74] - WSE-3消除芯片间通信能耗，传统GPU互连功耗显著 [76] - 数据中心冷却系统占总能耗40%，液冷技术成为关键 [83] 制造工艺 - WSE-3采用台积电5nm工艺，4万亿晶体管集成在12英寸晶圆上 [66] - Dojo采用台积电7nm工艺，模块化设计包含25个D1芯片 [68] - WSE-3使用铜-铜混合键合技术，Dojo采用InFO封装技术 [71] - 两种架构均需应对良率挑战，采用冗余设计和容错机制 [67][70] 应用场景 - WSE-3适合大规模LLM、NLP和视觉模型训练 [54] - NVIDIA H100更适合通用AI训练和HPC应用 [54] - Dojo专为自动驾驶和计算机视觉工作负载优化 [57] - GPU集群在数据中心可扩展性方面表现更优 [54]

混合键合技术概述 - 混合键合技术是后摩尔时代突破芯片性能瓶颈的关键路径，通过铜-铜直接键合与介质键合实现高密度垂直互连，互连间距可缩小至亚微米级甚至纳米级 [1][3] - 该技术相较传统凸块键合（20μm以上）可将单位面积I/O接点数量提升千倍以上，数据传输带宽大幅提升 [3] - 技术优势包括极致互连密度与性能突破、热管理与可靠性提升、三维集成与异构设计灵活性、工艺兼容性与成本优化潜力 [3] 技术应用进展 - SK海力士在HBM3E中采用混合键合技术，散热性能显著提升，成功通过12层以上堆叠可靠性测试 [5] - 三星在3D DRAM中通过混合键合替代部分TSV，芯片表面积降低30%，计划从2025年下半年量产的V10 NAND开始引入该技术 [8] - 台积电SoIC技术通过混合键合实现逻辑芯片与SRAM堆叠，使AMD 3D V-Cache处理器L3缓存容量提升3倍，性能提高15% [8] - 博通3.5D XDSiP平台通过混合键合实现7倍于传统封装的信号密度，平面芯片间PHY接口功耗降低90% [8] - 索尼2016年为三星Galaxy S7 Edge生产的IMX260 CIS是首个采用混合键合技术的商用化产品，接点间距仅9µm [11] 设备市场发展 - 全球混合键合设备市场规模2023年约4.21亿美元，预计2030年达13.32亿美元，年复合增长率30% [13] - 应用材料通过收购BESI 9%股权构建混合键合全链条能力，目标覆盖从介电层沉积到键合的全链条需求 [14][15] - ASMPT聚焦热压键合与混合键合双技术路线，2024年推出AOR TCB™技术支持12-16层HBM堆叠，I/O间距缩小至个位数微米 [16] - BESI预计2025年混合键合系统需求将急剧增加，目标市占率提升至40%，计划越南工厂二期扩产新增年产180台混合键合机产能 [18] - 库力索法主推Fluxless TCB技术，成本较混合键合低40%，计划2026年推出支持90×120mm大芯片的机型 [20][21] 行业竞争格局 - 混合键合设备市场竞争本质是"精度、成本、生态"的三重博弈 [22] - 应用材料通过全流程整合形成全产业链整合能力，ASMPT以精度壁垒引领HBM封装升级，BESI凭借高精度设备在AI领域实现快速增长，库力索法以TCB性价比延缓技术替代 [22] - 国产设备厂商如拓荆科技、青禾晶元、芯慧联等加速布局混合键合领域，推动国产替代进程 [22] 技术发展前景 - 混合键合技术预计到2030年将覆盖全球30%以上的高端芯片市场 [12] - 该技术将持续推动半导体产业向更高密度、更低功耗的方向演进，成为后摩尔时代的核心竞争力 [12] - 随着HBM4量产临近（预计2026年），具备设备-材料-工艺协同能力的厂商将主导市场 [22]