行业背景：存储市场进入全面涨价与技术升级周期 - 过去数月，存储市场迎来罕见的全面涨价，无论是通用DRAM还是NAND闪存，从PC、手机到企业级SSD，全线价格都在快速抬升 [2] - AI服务器与高密度存储需求的叠加增长，导致上游产能吃紧、库存转向健康区间，原本低迷的存储周期正在被迅速推高 [2] - 在此背景下，NAND厂商对下一代技术路线的判断愈发关键，任何节点上的领先与落后都将直接放大为未来两三年的成本与性能竞争差距 [3] 技术转折点：混合键合（Hybrid Bonding）成为300层以上NAND的必选项 - 当NAND层数突破300层后，传统的单片制造架构（如PUC）开始遭遇系统性瓶颈，外围电路需承受整个堆叠制程的高温考验，导致晶体管性能退化、良率恶化和可靠性问题 [8] - 混合键合工艺将存储单元晶圆和外围电路晶圆分别制造，然后通过纳米级精度的对准和键合结合在一起，外围电路不再需要承受高温工艺，两者可独立优化，显著缩短生产周期 [8] - 这项技术从“可选项”变成了“必选项”，因为300层是传统PUC架构的一个临界点，超过此层数后良率和可靠性问题变得难以控制 [24] 主要厂商的技术路线与竞争格局 三星电子（Samsung） - 选择了最激进的路线：在追求超高层堆叠的同时，大规模导入混合键合技术，其400多层V10 NAND采用双串堆叠架构结合混合键合外围单元（CoP） [15] - V10 NAND的接口速度达到5.6 GT/s，比V9提升75%，内存密度达到28.2Gbit/mm² [11] - 激进策略带来巨大工艺挑战，V10需要在-60℃至-70℃的超低温环境下进行蚀刻，导致原定2024年底量产的计划推迟至2025年上半年 [15] - 公司计划在2030年开发出1000层NAND闪存 [27] 铠侠（Kioxia）与西部数据（Western Digital） - 选择了更加稳健的推进策略，其CBA（CMOS直接键合阵列）架构于2023年开始应用于218层的第八代BiCS 3D NAND [16] - 近期发布的332层第十代3D闪存，位密度提高了59%，达到29Gbit/mm²，NAND接口速度达到4.8Gb/s，比第八代产品提升33% [5] - 通过结合Toggle DDR6.0接口标准等技术，输入功耗降低10%，输出功耗降低34% [11] - 公司计划到2031年大规模生产层数超过1000层的3D NAND，并设定了在2027年前完成该技术节点研发的激进目标 [16][27] SK海力士（SK Hynix） - 做出了颠覆性决定：在300层NAND节点（V10）提前导入混合键合技术，这原本被业界认为会在400层之后才会启动 [3] - 决策的紧迫性来自竞争对手的压力：三星的400+层威胁、铠侠CBA的量产成功，以及长江存储的工艺积累 [18] - 市场需求是直接推动力，由于企业级SSD需求激增，工厂已接近满负荷运转，公司计划2025年通过V10测试线完成研发，并于2026年初开始全面量产 [18] - 公司计划在2025年将每月4万至6万片12英寸晶圆的产能转换为V9产能 [18] 长江存储（YMTC） - 从2018年就开始将名为Xtacking的混合键合技术应用于64层NAND，起步即采用先进架构的策略让其工艺成熟度一度领跑 [17] - 在全球NAND厂商普遍缩表的2024年选择逆势扩张，加大投入扩充产能，并在架构成熟度、良率控制和成本效益方面形成了独特的竞争优势 [17] 核心驱动因素：为何混合键合在2024-2025年成为焦点 - 企业级SSD需求爆发式增长，AI大模型的崛起是根本推动力，例如OpenAI的GPT-4由近2万亿个参数构建，基于约13万亿个标记进行训练 [20] - 企业级应用对NAND的要求更加苛刻：更高的容量密度、更快的接口速度、更低的功耗、更好的可靠性 [20] - 传统PUC架构在300层以上面临极限，工艺复杂度（如超低温蚀刻）和成本效益问题凸显，迫使行业转向混合键合 [24] - 2024-2025年是关键的产能窗口期，各大厂商需在此期间完成技术升级以抓住市场机遇并保持竞争力 [25] 技术挑战与未来方向：迈向1000层堆叠 - 实现1000层堆叠需要突破深宽比蚀刻技术的极限，通道孔深度可能达到15-20微米，深宽比将冲向100:1甚至200:1 [28] - 需要解决Z轴方向的“极限缩放”问题，通过材料与沉积技术压缩每层厚度，使总高度“可能接近当今200-250层水平” [28] - 必须解决单元间干扰问题，采用气隙（air-gap）技术和电荷陷阱层分离技术（CT splitting）以提高堆叠层数和为未来更高比特密度单元（如PLC）奠定基础 [29] - 混合键合为实现存储阵列层与外围电路层可分离制造、各自采用最优工艺节点打开了空间，未来可能出现多阵列CBA堆叠、异构键合等创新方案 [29] 关键设备与量测技术支撑 - 低温蚀刻（Cryo Etch）是实现高深宽比结构的关键，Lam Research的第三代Cryo 3.0在蚀刻速率上提升约2.5倍，轮廓精度提升两倍 [33] - 东京电子（TEL）的最新低温蚀刻设备可在-70℃下工作，仅需33分钟完成10微米深度的高AR蚀刻 [33] - 红外光散射计量（IRCD）成为量产中主流的非破坏性检测技术，用于测量通道孔内部形貌 [34] - 高着陆能电子束（HE e-beam）系统和X-ray CT技术用于更深结构的缺陷检测和三维重建 [35] - 虚拟量测（virtual metrology）通过大规模模拟优化工艺窗口，加快产品从开发到量产的节奏 [35] - 国产设备厂商如青禾晶元，其62HB系列W2W混合键合设备凭借优于100nm的超高键合精度与强大的翘曲控制能力，提供了关键的国产化解决方案 [36] 行业展望：超越层数竞赛，进入综合优化时代 - 堆叠层数依旧是首要目标之一，但随着混合键合的应用成熟，架构创新（如与HBM对标的HBF）也被提上日程，为AI闪存应用带来新的可能 [38] - 行业在追求极限层数的同时，需解决成本问题，随着层数增加，单位比特的成本下降速度开始放缓 [38] - 未来的NAND发展将是层数、架构、材料、工艺的综合优化，涉及逻辑扩展（增加每单元比特数）、物理扩展（改变单元结构）、性能扩展（提升I/O速度和带宽） [38] - 混合键合以及千层堆叠不仅是技术的竞赛，更是产业智慧的较量，谁能在多个维度找到最优解，谁就能在下一个十年的NAND竞争中占据制高点 [38]

技术演进维度 - 先进封装市场规模预计从2024年450亿美元增长至2030年800亿美元，年复合增长率9.4%[3] - 台积电CoWoS技术从2016年1.5倍光罩尺寸演进至2024年3.3倍光罩尺寸，支持8个HBM3堆叠，2027年计划实现9倍光罩尺寸超级载板，中介层面积达7,722平方毫米[6][7] - 混合键合技术预计2027年随HBM4E量产应用，可实现无凸块直接晶圆键合，提升互连密度并降低功耗[10][11] - AMD MI300X AI加速器采用3.5D封装，集成1530亿个晶体管和192GB HBM3内存，晶体管数量为NVIDIA H200的近两倍[14][15] - 英特尔EMIB技术支持2.5D封装，Foveros技术专注3D堆叠，其数据中心GPU Max系列SoC含超1000亿晶体管和47个主动模块[18][19] - 玻璃基板技术具低介电损耗和可调热膨胀系数，台积电计划2027年实现8倍以上光罩尺寸玻璃中介层，市场渗透率预计五年内超50%[22][23] 材料体系分析 - BT树脂基板占全球IC载板70%以上，具高耐热性和低介电常数，但布线密度有限，主要应用于存储芯片和MEMS封装[26][27] - ABF基板支持更细布线和更高传输速率，成为CPU、GPU等高端运算芯片首选，但成本较高且易受热胀冷缩影响[30][31] - 陶瓷基板中氮化铝导热率达170-180 W/m·K，热膨胀系数接近硅材料，氮化硅抗弯强度高达800 MPa，适用于高功率器件和汽车电子[33][34][35] - 柔性聚酰亚胺基板工作温度范围-269℃至280℃，拉伸强度200 MPa，适用于可穿戴设备和折叠显示器[37][38] - 封装基板占芯片封装总成本30%-80%，其中倒装芯片类基板占比70%-80%[41][42] 设备与工艺维度 - 热压键合设备市场由ASMPT垄断，份额超80%，2027年潜在市场规模预计突破10亿美元[45][47] - 全球固晶机市场前四大厂商占82%份额，ASMPT以31%居首，中国新益昌以6%进入前四[49][51] - 后端封装设备市场中Disco以20%份额领先，Besi占11%，ASMPT占9%[53][54] - 测试设备市场呈双寡头格局，爱德万测试2025年第三季度营收2629亿日元（约17亿美元），泰瑞达营收7.69亿美元[58] - 晶圆级封装专用设备支持高密度扇出和3D封装，泛林研究电化学沉积设备用于铜互连工艺[61] 产业布局分析 - 台积电CoWoS月产能从2023年13,000-16,000片增至2025年65,000-75,000片，2025年预计向英伟达供应390,000个单元[65][66] - HBM市场三星、SK海力士、美光三强占95%份额，SK海力士市占率60%-70%，正开发16层48GB HBM3E[67][68] - 中国封装三强中长电科技全球市占率12%居第三，通富微电占8%居第四，华天科技完成2.5D产线建设[70][71] - IDM厂商在先进封装市场占主导地位，台湾企业占全球数据中心AI封装市场份额77%[73] - 先进封装市场2030年规模预计达800亿美元，AI驱动领域年复合增长率45.5%[75]

行业技术趋势 - 人工智能、高速计算、5G/6G等先进芯片驱动多芯片异构集成技术发展，其核心工艺混合键合技术拥有介质材料与介质材料直接互联、更小Pitch（<2微米）、更高I/O密度（1000倍）、更高带宽、更好导热性、更低功耗等优势 [8] - 2.5D/3D堆叠芯片是时代趋势，其中2.5D Chiplet部分设计工具成熟，但设计前移、各环节协同、可靠性测试仍需探索；3D IC设计方法学全局优化复杂度极高，产业发展需要芯片设计、封装制造、EDA设计通力配合 [12] - 先进Chiplets整合技术的延伸和快速发展，使得HDFO、2.5D、3D等异质/异构整合集成技术方案及结构正突破封IC集成的痛点，极大推进先进性能晶圆级封装技术的发展 [14] - 2026-2028年是全球先进封装技术加速渗透以及新技术从1到100突破的关键期，先进封装技术将推动供应链材料与装备市场的增长，同时驱动供应链产品升级迭代 [16] 关键工艺与技术挑战 - 晶圆级键合要求很高的单片晶圆良率，且整合时要求Pixel和逻辑芯片面积相同，逻辑电路虽随工艺提升缩小，但碍于Pixel芯片尺寸无法缩小逻辑芯片面积，带来系统整体成本和性能的相互制约 [10] - 半导体混合键合集成技术中的关键挑战在于键合气泡的控制、芯片边缘质量的改善、键合能的片内均匀性、键合后偏差（OVL）等 [31] - 先进封装量产难点在于表面光滑度、表面清洁度、键合对准精度、键合热力控制、键合效率与良率等 [39] - 随着3D IC等先进封装技术的发展，对晶圆减薄与划切提出更薄、更平、更干净的极致要求，减薄设备可将晶圆从775微米减薄至7微米，同时保持卓越平整度与洁净度 [33] 材料与设备创新 - 高密度集成电路制造与先进封装用高分子材料对于半导体产业链建设具有关键性保障作用和很大商业价值，除国产替代材料外还有创新材料应用，建议把握发展机遇推动高技术材料国产化及产业化 [24] - 在超高真空条件下实现的金刚石常温直接键合技术，通过快原子束表面活化与高精度对准系统，实现金刚石与多种半导体材料高强度、低热阻、无中间层结合，键合界面热阻降低至传统方法1/3，耐热性可达1000℃ [29] - 混合键合通过提升对准精度以实现更高Cu-Cu互连密度；熔融键合通过优化晶圆畸变控制能力以实现更先进晶背工艺，随着键合技术发展更多突破性AI芯片架构将得以实现 [35] - 采用优化后的chuck降低键合波引入局部应力，显著降低IPD残余量至5纳米左右，有利于提高背部光刻叠加性能 [37] 检测与仿真技术 - 跨尺度探针量测平台设计及验证已达到混合键合在线测量技术要求，并在多条产线验证，原子力显微镜高速测量技术与压缩传感成像比传统技术提升60倍效率，但距离芯片二维在线应用仍有两个量级差距 [20] - COMSOL多物理场仿真平台使用统一用户界面模拟各种工程领域物理现象以优化产品设计和开发流程，通过模型开发器实现多种物理现象耦合，通过App开发器将仿真模型开发为仿真App，通过模型管理器对仿真模型和App高效管理 [22] - 在半导体制程中，因各道工艺存在损害材料可能性，在2D/3D封装时需结合高通量亚微米检测解决方案用于检测晶圆缺陷，还可配备3D计量传感器使其适用于多种材料、厚度和晶圆尺寸 [41] 市场与产业链生态 - 磁传感器市场广、应用范围大，在工业控制、医疗、汽车、消费电子等领域有巨大市场需求，每年销售数十亿颗，金额达百亿美元 [18] - Chiplet普及需要从EDA工具、IP供应商到晶圆厂、封测厂再到终端品牌的全产业链协同，通过材料创新、架构创新和制程创新组合可同时实现超高密度与大规模、低成本制造 [26]

行业与公司 * 纪要涉及的行业为半导体存储行业及其上游设备行业[1] * 纪要重点分析的公司为拓荆科技和中微公司[1] 核心观点与论据 **存储行业资本开支趋势** * 存储行业资本开支预计呈现显著上升趋势 主要驱动力包括价格周期和技术周期[2] * 技术周期方面 NAND产品迭代从200多层到300多层 单万片资本开支斜率接近20%-30%[1][2] * DRAM技术创新如DDR5份额提升 3D DRAM项目落地以及国产HBM产业化 将推动资本开支增长[1][2] **存储行业变化对上游设备公司的影响** * 存储行业的周期性变化显著影响上游设备公司收入 在2019年开始的存储大周期中 海外设备公司存储链收入复合增速达25%-30%[1][3] * 国内市场 中微公司和拓荆科技受益于长存设备国产化 两家公司来自于存储端的收入敞口分别达到60%-70%[1][4] **推荐拓荆科技和中微公司的原因** * 两家公司受益于长存扩产带来的订单增长 中微公司预计明年订单增速保持在30%-40%[1][5] * 拓荆科技除扩产受益外 还具备盈利能力快速提升及混合键合两大逻辑[1][5] * 拓荆科技盈利能力提升因素包括订单交付加速推动收入增长 毛利率回升至40%以上 费用率压缩至20%-25% 利润率有望快速提升[1][6] **混合键合技术的影响** * 混合键合技术对拓荆科技至关重要 满足长春需求并延伸至长兴等市场[3][7] * 展望2026年 下游客户验证顺利且需求量级扩大 包括SOIC GPO及智能眼镜需求[3][7] * 随着HBM 5产业化 该技术方案将从PCB键合同步转换为混合键合同步方案 为公司带来远期成长弹性[7] 其他重要内容 * 除核心标的外 小类设备企业如焦成超声和精智达也值得关注 这些企业可能会随着2026年HBM 0~1产业化进程迎来较好的订单弹性[3][8]

混合键合技术发展现状 - 混合键合已投入生产多年 成熟工艺使用10µm互连实现稳定良率 可容忍数百纳米套刻偏差 晶圆翘曲度细微差异及与互连高度相当的颗粒尺寸[2] - 当键合工艺扩展到5µm间距时 工艺窗口缩小到两位数纳米公差 颗粒尺寸限制急剧缩小 局部表面形貌需精确控制 轻微热漂移或机械漂移会系统性影响良率[2] - 亚微米混合键合是未来关键技术 优势包括更短堆叠高度和更好导热性 但良率限制显著 任何微小缺陷都可能破坏整个立方体[3] 制造工艺挑战 - 大多数制造商仍在8至6微米范围运营 新一代设备将叠对和缺陷率推向亚微米级所需阈值[3] - 最新一代晶圆键合机套刻精度接近两位数纳米 EV Group对准精度达50纳米 应用相关套刻精度低于100纳米[5] - 当间距小于1µm时 表面处理与对准同等重要 亚2nm金属形貌是实现无空洞键合的严格要求[5] - 边缘碎裂 周边胶带残留及微划痕可能破坏亚微米键合良率 需对整个晶圆进行严格检测[6] - 超薄晶圆处理增加复杂性 控制弓形和翘曲对保持套刻精度至关重要 芯片到晶圆流程中翘曲度低于60µm可实现与厚基板相当良率[6] 表面处理技术 - 表面处理包括清洁 氧化物活化和化学机械平坦化 CMP工艺需去除高点并保持均匀性 过度抛光导致铜特征凹陷 抛光不足留下突起[9] - CMP工艺控制是实现混合键合的关键因素 需监控每片晶圆平面度及缺陷类型 工艺窗口非常狭窄[9] - 表面化学控制与物理平整度同等重要 活化氧化物表面寿命有限 需将活化和键合时间安排在几分钟内[9] - 集成表面测量技术到CMP或清洁设备中 通过在线反馈回路防止缺陷晶圆占用键合产能[9] 热变形与机械控制 - 热膨胀 卡盘变形和夹紧力可能造成亚微米级对准误差 尤其键合热膨胀系数不同材料时[12] - 需在加热 夹紧和冷却每个步骤中考虑变形 常用方法包括最小化温差 试验低温键合工艺及预测性补偿[13] - 机械稳定性至关重要 先进键合设备集成环境隔离和主动平台稳定功能 使用干涉法连续跟踪晶圆位置[13] - 小于5µm间距混合键合一旦变形几乎没有恢复余地 需将热和机械补偿策略直接集成到键合平台中[14] 实时监控与反馈系统 - 现场监控从"锦上添花"变为"关键任务" 需实时测量 分析和校正能力以实现高良率运行[16] - 反馈控制系统在对准传感器 热漂移监测器和键合力计间形成闭环 需在不增加周期时间情况下实施校正[16] - 人工智能辅助反馈兴趣日益浓厚 机器学习模型可预测漂移行为 减少不必要校正[16] - 键合设备集成嵌入式传感器和分析模块 提供更丰富数据集用于持续改进工艺[17] 制造效率优化 - 亚微米混合键合需在满足节拍时间同时不破坏工艺窗口 键合周期增加每秒保证良率但降低产能[19] - 虚拟制造缩小实验范围 通过针对性实验探索工艺空间最有前景区域 反馈回模型聚焦更小区域[20] - 实时校正回路在生产环节生成对准和热数据流 控制器学习参数组合优先选择漂移最小操作点[20] - 吞吐量提升取决于上游工作推送 设备集群将激活到键合间隔控制在几分钟内 CMP实现目标带内金属凹槽 宏观边缘检测防止受损晶圆进入键合队列[21] 设计与制造协同 - 组装设计套件将制造约束转化为可执行设计规则 涵盖几何间距 焊盘位置 叠层公差 热预算及材料组合[23] - ADK采用基于区域规则 因边缘区域可能出现更大套刻偏差 限制晶圆边缘附近关键互连使用[23] - 设计需考虑工艺实际优势 劣势和固有差异 而非强迫工艺适应理想化设计 通过设计键合界面考虑这些因素获得可制造产品[24] - 双向反馈回路将键合后检测数据反馈到ADK 完善未来设计规则 创建闭环生态系统提高设计规则准确性[25] 技术发展前景 - 推动亚微米混合键合需协调整个制造生态系统 支持大批量生产成本实现纳米级对准 无缺陷界面和稳定良率[27] - 需解决设备互操作性挑战 混合供应商流程引入调度和环境变化可能影响结果 材料集成挑战尤其在异构堆叠不同代工厂芯片组合时[27] - 成功关键在于设计 工艺和供应链生态系统融合 率先掌握协同技术的晶圆厂将决定未来十年高性能计算采用速度和竞争格局[27]

韩国半导体企业投资策略调整 - 三星电子和SK海力士等韩国主要半导体企业放缓先进NAND投资步伐 由于需求不确定性较高且投资重点集中在DRAM和封装领域 企业对投资负担较重[1] - 韩国本土设备厂商对国内市场持保守预期[1] 三星电子NAND投资具体变化 - 三星电子在平泽P1工厂和西安NAND工厂推进从第6、7代NAND向第8、9代转换的投资 转换投资比新建生产线费用更少且效率更高[1] - 平泽P1工厂第8代NAND转换按计划进行 但第9代NAND转换投资已延期 原定最快在今年二季度启动[1] - 西安工厂X1生产线第8代转换接近收尾 X2生产线第9代转换今年三季度仅计划执行每月5000片晶圆规模的投资 月产5000片是内存产品量产所需的最小规模[1] 投资放缓原因与技术规划 - 先进NAND需求低迷导致三星电子西安X2生产线第9代转换至少推迟到明年年中 目前该生产线将继续量产V6等旧一代NAND直至明年一季度[2] - 三星电子搁置在西安X2生产线应用混合键合技术于V9 NAND的计划 该技术无需凸点直接贴合芯片以提升性能和散热特性[2] - 三星电子计划从400层以上的第10代V10 NAND开始量产应用混合键合技术 V10量产投资时间最快也要到明年年中[2] SK海力士投资重点与策略 - SK海力士目前大部分投资集中在最先进DRAM及HBM高带宽存储器上[2] - SK海力士在V10 NAND的研发进度慢于三星电子 短期内难以期待新的NAND投资[2] - SK海力士表示NAND方面将根据下游需求情况维持谨慎投资基调 并以盈利能力为核心进行运营[2]

先进封装技术 - 先进封装通过Chiplet和混合键合提升AI处理器性能，并向低成本硅桥/有机RDL及面板级封装演进 [1][2] - 2.5D封装从硅中介层转向硅桥与有机RDL基板组合，预计2028-2029年转向面板级封装(PLP) [5] - 混合键合通过提高对准精度缩小键合面积，是提升性能的关键 [2][5] CPO技术 - CPO能降低AI数据中心服务器功耗，尤其适用于高带宽场景，但高昂成本和高精度组装是主要挑战 [2][6] - 下一代448Gb SerDes技术可能促进CPO使用，因电信号劣化问题在224Gbps到448Gbps带宽下更显著 [6] - 光纤与波导键合需微米级精度，英特尔/Marvell考虑V槽面内键合，博通/英伟达倾向镜面面外键合 [6] 客户端设备架构 - 客户端设备处理器广泛配备NPU，Chiplet化趋势非绝对，AMD最新GPU回归单片架构 [7] - 苹果Vision Pro的R1处理器采用Chiplet封装，集成两个高带宽定制DRAM芯片 [7] - 半导体制造商根据成本与性能逐产品选择架构，高性能处理器开发需大量资源 [7] 散热解决方案 - AI加速器热密度攀升，传统风冷极限为10W/cm²，两相液冷适用于10-100W/cm²场景 [9][10][11] - 水冷适用于100W/cm²以上，但泵功耗与流量立方成正比，能效低 [9][12] - 3纳米AI GPU热密度达100W/cm²，定制ASIC为70-80W/cm²，两相液冷成最优解 [12] - 莲花铜凹槽效应可将散热提升至700W/cm²以上，代表未来方向 [12]

混合键合技术概述 - 混合键合技术成为晶圆代工、存储芯片和半导体设备巨头的重点发展方向，台积电、三星等公司均在其路线图中提及该技术[1] - 随着摩尔定律发展进入后半段，先进封装技术成为推动芯片性能飞跃的关键，而混合键合作为2.5D和3D封装的核心互联技术备受关注[2] - 传统互联技术（引线键合、倒装芯片键合、硅通孔）面临信号传输路径长、工艺复杂、成本高等局限性，混合键合技术可有效解决这些问题[2][3] 混合键合技术原理与优势 - 混合键合通过直接铜对铜连接取代传统凸点或焊球互连，实现超精细间距堆叠和三维集成[4] - 技术优势包括：1）直接互连存储器层和逻辑层，提高传输速度并降低功耗；2）缩短导线长度；3）1平方毫米面积可连接10,000-100,000个通孔；4）减少机械应力，提高可靠性[5] - 支持更高数据传输速度和更低能耗，芯片厚度可减至20µm，实现16hi甚至20hi堆叠[5][12] 混合键合在HBM领域的应用 - HBM5 20hi产品将大规模应用混合键合技术，三大存储厂商（SK海力士、三星、美光）已确定采用[10][12] - 在775µm模块高度限制下，混合键合无间隙结构优于微凸块技术（14.5µm凸块高度），支持24hi堆叠[12] - SK海力士已在HBM2E上测试混合键合并通过可靠性测试，计划在HBM4采用[20] - 三星使用混合键合设备制作16层HBM样品并验证正常运行[22] 主要厂商技术进展 台积电 - 3D封装SoIC采用混合键合技术，SoIC-X用于AMD CPU 3D V缓存和Instinct MI300系列AI产品[14] - 混合键合使芯片接点密度提升15倍，互联能效超过三倍，间距可低于10µm[14] - 计划2025年推出SoIC-P技术（25µm间距），2027年实现16µm间距的N2/N3芯片堆叠[15] 英特尔 - 2020年发布混合键合技术，3D Foveros立体封装中凸点间距从50µm缩小到10µm[17][19] - 每平方毫米凸点数量从400个增至1万个，提升25倍[19] 存储厂商 - 三星研发4F Square DRAM，芯片表面积减少30%，计划在16层及以上HBM采用混合键合[22] - 美光正在研究HBM4中应用混合键合技术[22] 市场前景 - 全球混合键合技术市场预计从2023年1.2349亿美元增长至2030年6.1842亿美元，CAGR 24.7%[22] - 亚太地区市场预计从2023年8140万美元增长至2030年4.2472亿美元，CAGR 26.05%[22]

报告行业投资评级 - 领先大市（维持） [1] 报告的核心观点 - 尖端先进封装需求持续增长，AI相关仍为主要驱动，全球先进封装市场规模将从2023年的378亿美元增至2029年的695亿美元 [3] - 凸块/重布线层/硅通孔/混合键合构建先进封装基底，各技术有不同发展方向和特点 [3] - FC/WLP/2.5D/3D四大方案助力封装技术迭代结构升维，各方案有不同优势和市场表现 [5] - 先进封装技术迭代推动设备行业进入增量发展新阶段，建议关注相关设备厂商 [5] 根据相关目录分别进行总结 先进封装 - 发展历程迎来以3D封装为代表高密度封装时代，经历通孔插装、表面安装器件、面积阵列表面封装等阶段 [9][10] - 高性能封装要求I/O密度＞16 I/Os per mm2且Pitch＜130μm [11][12] - 先进封装规模有望从2023年的390亿美元攀升至2029年的800亿美元，复合年增长率达12.7%，2.5D/3D封装增速最快 [14] - 先进封装出货量有望从2023年的709亿颗攀升至2029年的976亿颗，复合年增长率达5.5%，WLCSP、SiP和FCCSP出货量领先 [17] - 先进封装晶圆总产量预计以11.6%的复合年增长率增长，SiP和FCCSP短期内占主要份额，2.5D/3D技术增长迅猛 [20] - 技术路线上先进制程向纳米级、先进封装向微米级发展，摩尔定律放缓加速3D IC采用 [22][25] - 市场格局上台积电/三星以堆叠为主，日月光/安靠以FC/SiP为主 [28] - 市场拐点出现有望带动封装市场增长，人工智能推动半导体收入长期增长，AI芯片封装需要多种先进封装解决方案 [31][32][35] - 正在进行或计划中封装项目投资合计约千亿美元 [37] - 近期尖端先进封装需求持续增长，AI仍为主要驱动，多家公司有积极业绩指引和市场预期 [38] 基础技术 - Bump是晶圆制造环节延伸，为FC前提，朝着更小节距、更小直径方向发展，有多种制备方式及优缺点 [42][45] - RDL可改变IC线路接点位置，是实现芯片水平方向互连关键技术，布线层数将增加，L/S不断缩小，涉及多种工艺和设备 [49][52] - TSV在硅片上垂直穿孔并填充导电材料，实现芯片间立体互连，有不同制造类型和工艺顺序 [56][58] - 混合键合通过金属和氧化物键合组合连接芯片，减少凸块和接触间距，增加连接密度，有W2W、D2W等不同方式及特点 [61][66][69] 堆叠互联 - FC信号路径优化、散热性能提升、I/O引脚密度增加，所需设备/材料供应商众多，FCBGA/FCCSP出货量稳步增长，消费电子为首要应用市场 [81][91][92][100] - 晶圆级封装先在整片晶圆上封装测试再切割贴装，成本大幅降低，依据芯片/封装大小划分扇入/出，有不同分类和特点，所需设备/材料供应商不同，29年WLCSP预计规模为24亿美元、FO预计规模为43亿美元，严重依赖移动和消费终端市场 [107][108][114][117][118][121] - 多芯片互联中2.5D封装将芯片并列排在硅中介板上互连，3D封装直接在芯片上打孔布线连接上下层芯片，CoWoS是2.5D封装应用实例，HBM是3D封装应用实例，2.5D/3D封装所需设备/材料供应商较多，嵌入式封装EMIB通过硅片局部高密度互连，具有封装良率正常、无需额外工艺和设计简单等优点，2.5D/3D封装CIS为主要收入来源，CBA DRAM增速最快 [124][126][127][134][148][150][154] - FOPLP将Die重构在方形载板上进行FO，成本优势明显 [156]

混合键合技术概述 - 混合键合技术是后摩尔时代突破芯片性能瓶颈的关键路径，通过铜-铜直接键合与介质键合实现高密度垂直互连，互连间距可缩小至亚微米级甚至纳米级 [1][3] - 该技术相较传统凸块键合（20μm以上）可将单位面积I/O接点数量提升千倍以上，数据传输带宽大幅提升 [3] - 技术优势包括极致互连密度与性能突破、热管理与可靠性提升、三维集成与异构设计灵活性、工艺兼容性与成本优化潜力 [3] 技术应用进展 - SK海力士在HBM3E中采用混合键合技术，散热性能显著提升，成功通过12层以上堆叠可靠性测试 [5] - 三星在3D DRAM中通过混合键合替代部分TSV，芯片表面积降低30%，计划从2025年下半年量产的V10 NAND开始引入该技术 [8] - 台积电SoIC技术通过混合键合实现逻辑芯片与SRAM堆叠，使AMD 3D V-Cache处理器L3缓存容量提升3倍，性能提高15% [8] - 博通3.5D XDSiP平台通过混合键合实现7倍于传统封装的信号密度，平面芯片间PHY接口功耗降低90% [8] - 索尼2016年为三星Galaxy S7 Edge生产的IMX260 CIS是首个采用混合键合技术的商用化产品，接点间距仅9µm [11] 设备市场发展 - 全球混合键合设备市场规模2023年约4.21亿美元，预计2030年达13.32亿美元，年复合增长率30% [13] - 应用材料通过收购BESI 9%股权构建混合键合全链条能力，目标覆盖从介电层沉积到键合的全链条需求 [14][15] - ASMPT聚焦热压键合与混合键合双技术路线，2024年推出AOR TCB™技术支持12-16层HBM堆叠，I/O间距缩小至个位数微米 [16] - BESI预计2025年混合键合系统需求将急剧增加，目标市占率提升至40%，计划越南工厂二期扩产新增年产180台混合键合机产能 [18] - 库力索法主推Fluxless TCB技术，成本较混合键合低40%，计划2026年推出支持90×120mm大芯片的机型 [20][21] 行业竞争格局 - 混合键合设备市场竞争本质是"精度、成本、生态"的三重博弈 [22] - 应用材料通过全流程整合形成全产业链整合能力，ASMPT以精度壁垒引领HBM封装升级，BESI凭借高精度设备在AI领域实现快速增长，库力索法以TCB性价比延缓技术替代 [22] - 国产设备厂商如拓荆科技、青禾晶元、芯慧联等加速布局混合键合领域，推动国产替代进程 [22] 技术发展前景 - 混合键合技术预计到2030年将覆盖全球30%以上的高端芯片市场 [12] - 该技术将持续推动半导体产业向更高密度、更低功耗的方向演进，成为后摩尔时代的核心竞争力 [12] - 随着HBM4量产临近（预计2026年），具备设备-材料-工艺协同能力的厂商将主导市场 [22]