先进封装技术 - 先进封装通过Chiplet和混合键合提升AI处理器性能，并向低成本硅桥/有机RDL及面板级封装演进 [1][2] - 2.5D封装从硅中介层转向硅桥与有机RDL基板组合，预计2028-2029年转向面板级封装(PLP) [5] - 混合键合通过提高对准精度缩小键合面积，是提升性能的关键 [2][5] CPO技术 - CPO能降低AI数据中心服务器功耗，尤其适用于高带宽场景，但高昂成本和高精度组装是主要挑战 [2][6] - 下一代448Gb SerDes技术可能促进CPO使用，因电信号劣化问题在224Gbps到448Gbps带宽下更显著 [6] - 光纤与波导键合需微米级精度，英特尔/Marvell考虑V槽面内键合，博通/英伟达倾向镜面面外键合 [6] 客户端设备架构 - 客户端设备处理器广泛配备NPU，Chiplet化趋势非绝对，AMD最新GPU回归单片架构 [7] - 苹果Vision Pro的R1处理器采用Chiplet封装，集成两个高带宽定制DRAM芯片 [7] - 半导体制造商根据成本与性能逐产品选择架构，高性能处理器开发需大量资源 [7] 散热解决方案 - AI加速器热密度攀升，传统风冷极限为10W/cm²，两相液冷适用于10-100W/cm²场景 [9][10][11] - 水冷适用于100W/cm²以上，但泵功耗与流量立方成正比，能效低 [9][12] - 3纳米AI GPU热密度达100W/cm²，定制ASIC为70-80W/cm²，两相液冷成最优解 [12] - 莲花铜凹槽效应可将散热提升至700W/cm²以上，代表未来方向 [12]

混合键合技术概述 - 混合键合技术成为晶圆代工、存储芯片和半导体设备巨头的重点发展方向，台积电、三星等公司均在其路线图中提及该技术[1] - 随着摩尔定律发展进入后半段，先进封装技术成为推动芯片性能飞跃的关键，而混合键合作为2.5D和3D封装的核心互联技术备受关注[2] - 传统互联技术（引线键合、倒装芯片键合、硅通孔）面临信号传输路径长、工艺复杂、成本高等局限性，混合键合技术可有效解决这些问题[2][3] 混合键合技术原理与优势 - 混合键合通过直接铜对铜连接取代传统凸点或焊球互连，实现超精细间距堆叠和三维集成[4] - 技术优势包括：1）直接互连存储器层和逻辑层，提高传输速度并降低功耗；2）缩短导线长度；3）1平方毫米面积可连接10,000-100,000个通孔；4）减少机械应力，提高可靠性[5] - 支持更高数据传输速度和更低能耗，芯片厚度可减至20µm，实现16hi甚至20hi堆叠[5][12] 混合键合在HBM领域的应用 - HBM5 20hi产品将大规模应用混合键合技术，三大存储厂商（SK海力士、三星、美光）已确定采用[10][12] - 在775µm模块高度限制下，混合键合无间隙结构优于微凸块技术（14.5µm凸块高度），支持24hi堆叠[12] - SK海力士已在HBM2E上测试混合键合并通过可靠性测试，计划在HBM4采用[20] - 三星使用混合键合设备制作16层HBM样品并验证正常运行[22] 主要厂商技术进展 台积电 - 3D封装SoIC采用混合键合技术，SoIC-X用于AMD CPU 3D V缓存和Instinct MI300系列AI产品[14] - 混合键合使芯片接点密度提升15倍，互联能效超过三倍，间距可低于10µm[14] - 计划2025年推出SoIC-P技术（25µm间距），2027年实现16µm间距的N2/N3芯片堆叠[15] 英特尔 - 2020年发布混合键合技术，3D Foveros立体封装中凸点间距从50µm缩小到10µm[17][19] - 每平方毫米凸点数量从400个增至1万个，提升25倍[19] 存储厂商 - 三星研发4F Square DRAM，芯片表面积减少30%，计划在16层及以上HBM采用混合键合[22] - 美光正在研究HBM4中应用混合键合技术[22] 市场前景 - 全球混合键合技术市场预计从2023年1.2349亿美元增长至2030年6.1842亿美元，CAGR 24.7%[22] - 亚太地区市场预计从2023年8140万美元增长至2030年4.2472亿美元，CAGR 26.05%[22]

报告行业投资评级 - 领先大市（维持） [1] 报告的核心观点 - 尖端先进封装需求持续增长，AI相关仍为主要驱动，全球先进封装市场规模将从2023年的378亿美元增至2029年的695亿美元 [3] - 凸块/重布线层/硅通孔/混合键合构建先进封装基底，各技术有不同发展方向和特点 [3] - FC/WLP/2.5D/3D四大方案助力封装技术迭代结构升维，各方案有不同优势和市场表现 [5] - 先进封装技术迭代推动设备行业进入增量发展新阶段，建议关注相关设备厂商 [5] 根据相关目录分别进行总结 先进封装 - 发展历程迎来以3D封装为代表高密度封装时代，经历通孔插装、表面安装器件、面积阵列表面封装等阶段 [9][10] - 高性能封装要求I/O密度＞16 I/Os per mm2且Pitch＜130μm [11][12] - 先进封装规模有望从2023年的390亿美元攀升至2029年的800亿美元，复合年增长率达12.7%，2.5D/3D封装增速最快 [14] - 先进封装出货量有望从2023年的709亿颗攀升至2029年的976亿颗，复合年增长率达5.5%，WLCSP、SiP和FCCSP出货量领先 [17] - 先进封装晶圆总产量预计以11.6%的复合年增长率增长，SiP和FCCSP短期内占主要份额，2.5D/3D技术增长迅猛 [20] - 技术路线上先进制程向纳米级、先进封装向微米级发展，摩尔定律放缓加速3D IC采用 [22][25] - 市场格局上台积电/三星以堆叠为主，日月光/安靠以FC/SiP为主 [28] - 市场拐点出现有望带动封装市场增长，人工智能推动半导体收入长期增长，AI芯片封装需要多种先进封装解决方案 [31][32][35] - 正在进行或计划中封装项目投资合计约千亿美元 [37] - 近期尖端先进封装需求持续增长，AI仍为主要驱动，多家公司有积极业绩指引和市场预期 [38] 基础技术 - Bump是晶圆制造环节延伸，为FC前提，朝着更小节距、更小直径方向发展，有多种制备方式及优缺点 [42][45] - RDL可改变IC线路接点位置，是实现芯片水平方向互连关键技术，布线层数将增加，L/S不断缩小，涉及多种工艺和设备 [49][52] - TSV在硅片上垂直穿孔并填充导电材料，实现芯片间立体互连，有不同制造类型和工艺顺序 [56][58] - 混合键合通过金属和氧化物键合组合连接芯片，减少凸块和接触间距，增加连接密度，有W2W、D2W等不同方式及特点 [61][66][69] 堆叠互联 - FC信号路径优化、散热性能提升、I/O引脚密度增加，所需设备/材料供应商众多，FCBGA/FCCSP出货量稳步增长，消费电子为首要应用市场 [81][91][92][100] - 晶圆级封装先在整片晶圆上封装测试再切割贴装，成本大幅降低，依据芯片/封装大小划分扇入/出，有不同分类和特点，所需设备/材料供应商不同，29年WLCSP预计规模为24亿美元、FO预计规模为43亿美元，严重依赖移动和消费终端市场 [107][108][114][117][118][121] - 多芯片互联中2.5D封装将芯片并列排在硅中介板上互连，3D封装直接在芯片上打孔布线连接上下层芯片，CoWoS是2.5D封装应用实例，HBM是3D封装应用实例，2.5D/3D封装所需设备/材料供应商较多，嵌入式封装EMIB通过硅片局部高密度互连，具有封装良率正常、无需额外工艺和设计简单等优点，2.5D/3D封装CIS为主要收入来源，CBA DRAM增速最快 [124][126][127][134][148][150][154] - FOPLP将Die重构在方形载板上进行FO，成本优势明显 [156]

混合键合技术概述 - 混合键合技术是后摩尔时代突破芯片性能瓶颈的关键路径，通过铜-铜直接键合与介质键合实现高密度垂直互连，互连间距可缩小至亚微米级甚至纳米级 [1][3] - 该技术相较传统凸块键合（20μm以上）可将单位面积I/O接点数量提升千倍以上，数据传输带宽大幅提升 [3] - 技术优势包括极致互连密度与性能突破、热管理与可靠性提升、三维集成与异构设计灵活性、工艺兼容性与成本优化潜力 [3] 技术应用进展 - SK海力士在HBM3E中采用混合键合技术，散热性能显著提升，成功通过12层以上堆叠可靠性测试 [5] - 三星在3D DRAM中通过混合键合替代部分TSV，芯片表面积降低30%，计划从2025年下半年量产的V10 NAND开始引入该技术 [8] - 台积电SoIC技术通过混合键合实现逻辑芯片与SRAM堆叠，使AMD 3D V-Cache处理器L3缓存容量提升3倍，性能提高15% [8] - 博通3.5D XDSiP平台通过混合键合实现7倍于传统封装的信号密度，平面芯片间PHY接口功耗降低90% [8] - 索尼2016年为三星Galaxy S7 Edge生产的IMX260 CIS是首个采用混合键合技术的商用化产品，接点间距仅9µm [11] 设备市场发展 - 全球混合键合设备市场规模2023年约4.21亿美元，预计2030年达13.32亿美元，年复合增长率30% [13] - 应用材料通过收购BESI 9%股权构建混合键合全链条能力，目标覆盖从介电层沉积到键合的全链条需求 [14][15] - ASMPT聚焦热压键合与混合键合双技术路线，2024年推出AOR TCB™技术支持12-16层HBM堆叠，I/O间距缩小至个位数微米 [16] - BESI预计2025年混合键合系统需求将急剧增加，目标市占率提升至40%，计划越南工厂二期扩产新增年产180台混合键合机产能 [18] - 库力索法主推Fluxless TCB技术，成本较混合键合低40%，计划2026年推出支持90×120mm大芯片的机型 [20][21] 行业竞争格局 - 混合键合设备市场竞争本质是"精度、成本、生态"的三重博弈 [22] - 应用材料通过全流程整合形成全产业链整合能力，ASMPT以精度壁垒引领HBM封装升级，BESI凭借高精度设备在AI领域实现快速增长，库力索法以TCB性价比延缓技术替代 [22] - 国产设备厂商如拓荆科技、青禾晶元、芯慧联等加速布局混合键合领域，推动国产替代进程 [22] 技术发展前景 - 混合键合技术预计到2030年将覆盖全球30%以上的高端芯片市场 [12] - 该技术将持续推动半导体产业向更高密度、更低功耗的方向演进，成为后摩尔时代的核心竞争力 [12] - 随着HBM4量产临近（预计2026年），具备设备-材料-工艺协同能力的厂商将主导市场 [22]

会议概况 - 会议主题为"异质异构集成开启芯片后摩尔时代"，聚焦先进封装产业发展路径[1] - 由势银(TrendBank)与甬江实验室联合主办，珠海硅芯科技冠名，宁波电子行业协会支持[1] - 2025年4月29日在浙江宁波甬江实验室召开，吸引供应链上下游企业、科研单位、投融资机构参与[1][9] 技术趋势 - 混合键合技术优势：降低焊盘间距至更高带宽、缩小HBM体积便于Chiplet集成、改善散热管理[18] - 2.5D/3D EDA设计平台五大中心：架构设计、物理设计、分析仿真、Multi-die测试容错、多Chiplet集成验证[22] - 光量子计算、5G/6G通信和神经形态计算等新兴应用推动多材料平台集成创新[24] - 先进封装挑战：信号完整性、电源完整性、多物理场问题、射频/电磁干扰[25] - 飞秒激光三维直写技术实现互补CMOS、超短时间迭代、大规模低损耗三维集成[27] 工艺突破 - 极限厚度减薄至3-5微米，TTV小于0.5微米，材料拓展至氧化镓/氮化镓/碳化硅等化合物半导体[30] - TGV技术挑战：通孔成型效率与精度、超高深径比填充、多层布线翘曲控制、热失配减小[39] - 键合技术需解决表面平整度/洁净度与界面原子键重构问题[41] 产品解决方案 - 奇异摩尔基于Chiplet和RDMA技术构建Kiwi Fabric互联架构，提升系统性能并降低设计成本[26] - 泰睿思集成智能制造平台覆盖半导体封测全制程，实现设备自动化与数据决策分析[36] - 端侧产品仍以传统封装为主，云/边侧产品迫切需求CoWoS、EMIB、SOW等高密度集成技术[44] 产业协作 - 甬江实验室成立功能材料与器件异构集成研究中心，联合高校及企业共同揭幕[9] - Chiplet技术优势：缩短开发周期30%、实现多工艺芯片复合功能、保护知识产权[35] - 多Die合封测试要求向量存储深度每2年翻倍，需PAT Memory资源重构技术支撑[33]

三星电子聚焦无助焊剂键合技术 - 三星电子正在评估无助焊剂键合技术作为下一代HBM4的潜在候选方案 并已与海外合作伙伴启动初步测试 目标在2024年底完成评估[1][4] - 该技术目前处于研发阶段 但因其在高层数高密度HBM中的应用潜力被行业重点关注[1][3] 无助焊剂技术原理及优势 - 无助焊剂技术通过去除凸块氧化膜而不使用助焊剂 解决传统MR-MUF工艺中因I/O端子翻倍(达2024个)和凸块间距缩小导致的清洁难题[3][6] - 相比现有NCF技术(热压粘合薄膜) 无助焊剂采用液态EMC材料注入芯片间隙 兼具支撑和防污染功能[2][4] 三星技术路线对比 - 三星同步推进三种键合技术：现有NCF工艺 混合键合(铜直接键合)以及无助焊剂方案 但混合键合因技术成熟度不足面临挑战[5][6] - 无助焊剂需重构设备基础设施 而SK海力士因已有MR-MUF经验更易实现技术迁移[6] 行业竞争格局 - SK海力士同样评估无助焊剂在HBM4的应用 其MR-MUF技术积累可能形成先发优势[6] - 三星计划2024年内完成量产认证 技术选择将影响HBM4供应链设备需求[4][6]