文章核心观点 - 国际半导体标准组织JEDEC正在积极讨论放宽下一代高带宽存储器（HBM）的厚度标准，以应对20层堆叠技术的商业化挑战，此举可能为存储器制造商提供技术缓冲期并影响未来市场格局[2][3][4] HBM厚度标准放宽的动因与进程 - JEDEC会议讨论将HBM产品高度标准从当前的775微米放宽至800微米或更高，以应对20层堆叠工艺的物理限制[2] - 为满足现有20层堆叠775微米标准，需采用背面研磨工艺将DRAM芯片加工极薄，这会增加晶圆损坏风险并导致良率大幅下降[2] - 最大客户英伟达将“供应稳定性”置于性能指标之上，并考虑采用“双通道”方案，允许并行采用低端版本（10.6Gbps）的下一代HBM4，这加剧了放宽规格的讨论[2] - 关于下一代HBM（如HBM4E和HBM5）标准厚度的讨论范围从825微米到900微米以上，若最终确定900微米以上，将远超以往增幅[4] - JEDEC需在产品商业化前一到一年半制定重要标准，因此关于下一代HBM厚度的讨论正在积极进行[4] 对存储器制造商的技术与商业影响 - 放宽厚度规格可为国内内存制造商提供技术缓冲期，例如SK海力士可将其旗舰工艺MR-MUF扩展到20层产品[3] - 更广泛地放宽标准可能会推迟昂贵的混合键合设备的推出，从而潜在地提高盈利能力[3] - 三星电子已进入HBM4量产阶段，预计也将通过放宽规格来提高其有效良率，因为确保物理空间可以降低工艺难度，实现稳定的产量响应[3] - 如果放宽提案在6月的札幌会议上最终确定，日本国内制造商将利用现有工艺系统建立起20层产品的量产技术基础[3] - 若将HBM厚度减少50微米或更多，就可以实现20层堆叠的HBM，且即使引入混合键合技术，现有设备也无法完全替换，投资成本巨大，因此存储器公司倾向于降低下一代HBM的厚度[9] HBM技术演进与面临的挑战 - HBM是一种将多个DRAM垂直堆叠并通过微小凸点连接的新一代内存，其标准厚度随堆叠层数增加而调整，HBM4厚度增至775微米[4] - 业界最初严格限制HBM厚度增长，因为若无限增长将难以与旁边集成的GPU厚度匹配，且DRAM间厚度差距过大会导致数据传输路径变长，性能和效率下降[5] - 存储器公司尝试用减薄工艺和键合技术来减小HBM厚度，但下一代20层堆叠HBM在进一步减薄方面存在局限性[5] - 台积电几乎垄断了将HBM和GPU封装到单个AI加速器中的2.5D工艺（CoWoS），其新型封装工艺也影响了行业减薄HBM的讨论[5] - 混合键合技术可将DRAM之间的间隙降至近乎零，对降低整体厚度优势显著，但技术难度极高，需要清除芯片表面所有污染物并进行高精度对准，键合多达20个芯片也会大幅降低良率[7][9] - 即使是最积极的研发者三星电子，预计最早也只能在其16层HBM4E产品中部分应用混合键合技术[9] 市场格局与未来展望 - 此次关于放松管制的讨论预计将成为未来三年决定HBM市场领导地位的关键因素[3] - 如果英伟达参与5月13日在圣何塞举行的论坛，放松管制提案有可能获得通过[3] - 关于放宽标准的讨论可能会减缓新型键合工艺（如混合键合）的普及，目前利用热压的TC键合是主流方法[7] - 若下一代HBM厚度标准放宽，存储器公司可能会继续通过TC键合机大规模生产HBM[9] - 有观点认为放宽管制只是权宜之计，而非根本解决方案，因为随着层数增加，内部产生的热量更难散发[3]

核心观点 - 业内讨论显示，领先的存储器制造商可能推迟采用BE半导体工业公司的混合键合技术来制造下一代高带宽存储器，封装厚度标准的变化是主要争议点，这给该技术的商业推广时间带来了不确定性 [2] - 这一潜在延迟直接影响到公司的关键增长主题之一：面向人工智能和数据中心工作负载的先进封装，公司股价因此出现剧烈波动 [3] - 尽管短期可能出现延迟，但对更高密度、更节能堆叠技术的长期需求意味着，一旦行业规范统一，混合键合技术仍将保持其重要性 [4] 行业动态与潜在影响 - 行业正在就封装标准进行讨论，焦点在于封装厚度标准可能发生变化，这给混合键合技术的商业推广时间带来了不确定性 [2] - 如果三星和SK海力士等存储器制造商选择更厚的HBM封装而无需立即采用混合键合技术，短期内资本支出可能会转向其他封装技术，并延长公司系统的认证周期 [4] - 行业标准制定的讨论并不能消除对更高密度、更节能堆叠技术的长期需求，混合键合技术在未来仍将重要 [4] - 投资者可关注JEDEC和主要存储器供应商如何解决封装厚度限制问题，以及这对混合键合技术大规模生产时间表的影响 [4] 公司状况与市场反应 - 消息传出后，混合键合设备厂商BE半导体工业公司的股价交易价格下跌约17%，至156.3欧元 [2] - 公司股价在过去一年上涨了58.1%，在五年内上涨了200.6% [2] - 公司股价盘中曾出现19.08%的剧烈波动，表明其发展前景与混合键合技术高度相关 [3] - 混合键合技术是许多投资者对公司预期的核心，因此高带宽内存采用时间的任何变化都可能影响市场对当前股价的看法 [2] 投资者关注要点与公司应对 - 投资者需要关注行业如何尽快制定封装标准，以及存储芯片制造商将如何选择合适的键合解决方案 [3] - 投资者应关注公司对客户互动和认证活动的评论，以及如果技术应用时间发生变化，公司将如何应对的任何最新计划 [3] - 关键问题在于，如果技术转型时间发生变化，公司将如何管理其订单、研发支出和客户关系，尤其是在应用材料公司和东京电子等其他主要设备厂商也在争夺先进封装预算的情况下 [4] - 投资者可关注公司对HBM客户试验、工具认证以及2026年混合键合展望的任何变化 [4] - 公司如何平衡其在混合键合方面的投资与其成熟产品线的需求趋势也值得关注，尤其是在主流细分市场复苏不均衡的情况下 [4]

文章核心观点 半导体制造的未来发展重点正从晶体管尺寸微缩转向器件架构、堆叠和供电方式的革新，其中混合键合是实现3D集成的关键结构性技术[1]。该技术通过实现芯片间高密度、低损耗的垂直互连，对推动人工智能、高性能计算等先进应用至关重要，是先进封装领域增长最快的细分市场[1][2]。尽管面临工艺控制、热预算和成本等挑战，但行业正通过材料创新、设备改进和协同设计等方法持续推进，以扩展其在高带宽内存等更多领域的应用[3][6][26]。 混合键合技术的重要性与优势 - 混合键合是实现3D集成最重要的结构性推动因素，可在相同封装尺寸内实现比焊球多几个数量级的互连，同时提高信号和电源完整性[1] - 该技术对于在每个封装中集成多个芯片至关重要，能够降低内存/处理器的延迟并减少功耗[1] - 是先进封装领域增长最快的细分市场，Yole Group预计混合键合设备在2025年至2030年间将以21%的复合年增长率增长[1] - 能够实现芯片间的高带宽互连，且信号损耗可忽略不计，主要受人工智能、高性能计算等需求推动[1] - 取代微凸点键合具有诸多电气优势，包括更低的电阻、电容和功耗，能显著降低寄生效应，提高电气性能和电源效率[8] - 可以将互连间距从铜微凸点的35µm大幅提升至10µm甚至更小[8] - 对于高带宽存储器，关键驱动因素在于通过消除多个DRAM之间的凸点来减小厚度[8] 技术发展现状与挑战 - 混合键合技术已在一些高端应用中得到应用，如CMOS图像传感器、高性能计算的SRAM/处理器堆叠和多层3D NAND器件[2][24] - 技术仍需改进键合界面质量，使键合铜互连的性能如同在同一芯片上制造而成[1] - 主要工艺挑战包括：需要无颗粒表面、在300mm晶圆上实现纳米级铜凹陷以及控制晶圆变形以实现晶圆间50nm的对准精度[1] - 难以满足高带宽内存堆叠所需的低热预算和成本效益要求，因此领先的HBM制造商很可能在HBM4中继续采用微凸块技术[3] - 当前混合键合工艺成本较高，尤其在耗时的退火步骤、芯片间键合所需的缓慢拾取放置以及步骤间过长的排队时间等方面，可能导致键合界面引入有害水分[3] - 晶圆对晶圆技术存在两个严重局限性：芯片尺寸必须完全相同，且无法在键合过程中移除不合格的芯片[8] 关键工艺进展与解决方案 - 行业正致力于将目前量产芯片上采用的9µm铜-铜连接，扩展到2µm甚至更小，这始终是所有领先代工厂发展路线图上的重点方向[2] - 减少高温加工需求的一种方法是沉积纳米孪晶铜，因其具有<111>择优晶粒取向，特别适用于细间距混合键合，可以在约200°C下进行退火，而传统铜-铜键合通常在约400摄氏度下进行[3] - 除了退火，用于沉积SiCN或SiO2介电层的PECVD工艺通常在约350°C下进行，一种可能的解决方案是使用SiC靶材和氮气反应气体进行溅射，可以在低于250°C的温度下沉积SiCN[3] - 控制加工过程中的污染至关重要，工程师们正转向等离子切割技术，以帮助降低单晶加工过程中的颗粒物含量，该技术产生微裂纹和芯片边缘崩裂的可能性也大大降低[4] - 化学机械抛光是混合键合中最关键的步骤，需要确保整个晶圆上的铜凹陷从中心到边缘都均匀一致，通常关注5纳米或更小的凹陷[15] - imec研究团队提出沉积一层薄的无机保护层，以屏蔽键合区域在后续工艺步骤中受到的影响，该保护层有助于将铜凹槽深度维持在2纳米以内[16] - 应用材料公司的研究发现，牺牲层TiN可以保持铜的凹陷轮廓，同时消除与薄芯片翘曲相关的芯片边缘分层，使用TiN后，芯片边缘的开尔文接触电阻测量值保持在规格范围内[20] 芯片到晶圆与晶圆到晶圆键合对比 - 芯片到晶圆键合的优势包括：只有已知质量合格的芯片才能进行键合，可以使用任何尺寸的芯片，设计灵活，可一次性键合多个芯片[9][10] - 芯片到晶圆键合的劣势包括：存在芯片边缘效应、分割带来的污染、由于逐个对准导致的组装速度慢[10] - 晶圆到晶圆键合的优势包括：高吞吐量、已在量产中得到验证的技术[10] - 晶圆到晶圆键合的劣势包括：芯片尺寸必须相同、存在良率损失、难以控制晶圆翘曲[10] - 业界已经实现了400nm的晶圆到晶圆键合，而芯片到晶圆键合的间距已达到2µm[9] 对芯片设计与产业链的影响 - 混合键合是业界提前规划2.5D和3D优化这一更大趋势的一部分，需要多芯片协同设计，从根本上改变了芯片设计思路，使其从单芯片思维转变为真正的系统级多芯片协同设计方法[4][5] - 设计人员必须重新思考早期架构探索、芯片间布局规划、电源和散热分配以及芯片间接口规划，这增加了对三维时序分析、提取、验证和签核的需求[5] - Synopsys开发了一种超紧凑的芯片间I/O解决方案，针对2.5D、3D和SoIC封装进行了优化，I/O单元可安装在混合键合凸点间距内，从而实现堆叠芯片之间的高带宽、低延迟和节能型垂直互连[5] - 混合键合需要晶圆制造设备之间更紧密的集成，例如铜填充、化学机械抛光、拾取放置和退火等工艺，因为所有键合前的步骤都会影响晶圆的形貌，进而影响套刻精度、良率和可靠性[6] 未来应用前景与研究方向 - 混合键合有望在未来实现更紧凑的HBM模块、3D DRAM和物联网设备[2] - 为了准备将混合键合技术应用于HBM，低热预算薄膜可能会得到广泛应用，如溅射SiCN或纳米孪晶铜，这些薄膜可在较低温度下退火，但还需要进行更多可靠性研究才能在生产中得到应用[26] - 设备制造商和代工厂正在携手合作，以提高工艺吞吐量并缩短活化和键合步骤之间的等待时间[24] - 牺牲性无机薄膜在各种组装工艺中保持介质层和铜焊盘表面清洁方面可能发挥越来越重要的作用[24]

文章核心观点 - 半导体制造业的发展重点正从晶体管尺寸微缩转向器件构建、堆叠和供电方式的革新，其中混合键合技术是实现3D集成最关键的结构性推动因素之一 [2] - 混合键合技术通过实现芯片间高密度、高性能的垂直互连，对人工智能、高性能计算等先进芯片架构至关重要，是先进封装领域增长最快的细分市场，预计2025至2030年设备市场复合年增长率将达21% [2] - 该技术虽已在高端应用中得到验证，但要实现大规模量产并拓展至更广泛领域（如高带宽内存），仍需克服工艺温度、成本、缺陷控制、设计方法等一系列重大挑战 [3][4][6] --- 混合键合技术的优势与重要性 - **电气性能优势**：与传统的微凸点键合相比，混合键合能显著降低电阻、寄生电容引起的延迟和功耗，提高信号完整性、电源效率和热性能 [3][9] - **互连密度与尺寸**：该技术可将互连间距从微凸点的35µm大幅缩小至10µm甚至更小，实现极高密度的垂直互连 [9]。对于高带宽存储器，其关键驱动因素之一是能通过消除凸点来减小堆叠厚度 [9] - **市场增长驱动力**：在人工智能、高性能计算等需求的推动下，混合键合是实现高带宽、低延迟互连的关键，Yole Group预计其设备市场在2025至2030年间将以21%的复合年增长率增长 [2] 混合键合的技术挑战 - **工艺温度与材料**：传统的铜-铜键合退火温度约为400°C，而高带宽内存等应用需要更低的热预算 [5]。采用纳米孪晶铜可在约200°C下实现退火，溅射SiCN介电层则可在低于250°C的温度下沉积 [5] - **成本与吞吐量**：当前技术难以满足高带宽内存所需的成本效益要求，尤其是在耗时的退火、缓慢的芯片拾取放置以及步骤间过长的排队时间等方面 [4][22] - **缺陷与污染控制**：实现无缺陷的原子级接触要求极洁净的环境，任何表面颗粒都可能导致成簇的开路缺陷 [15][24]。等离子切割技术有助于降低单晶加工过程中的颗粒物含量 [6] - **对准精度与形貌控制**：需要实现晶圆间极高的对准精度（50nm至200nm），并严格控制晶圆变形、翘曲以及化学机械抛光后的表面平坦化（要求形貌差异小于0.5nm RMS） [2][15][16] 晶圆对晶圆与芯片对晶圆键合对比 - **晶圆对晶圆**：技术更成熟，已实现400nm的键合间距，能满足更严格的套刻精度要求，但要求键合芯片尺寸完全相同，且无法在键合前剔除不合格芯片，存在良率损失风险 [9][10][12] - **芯片对晶圆**：允许使用已知合格芯片，设计灵活性高，可一次性键合多个不同尺寸的芯片，但面临芯片边缘效应（如分层）、切割带来的污染以及逐个对准导致的组装速度慢等挑战 [10][12]。目前芯片对晶圆键合的间距已达到2µm [11] 关键工艺步骤与改进方向 - **核心流程**：典型流程包括沉积介电层（如SiCN）、刻蚀通孔、沉积阻挡层和铜籽晶、电镀铜、化学机械抛光、清洗、等离子体活化、对准键合以及高温退火 [14][16] - **化学机械抛光的核心地位**：化学机械抛光是决定键合良率的最关键步骤，需要确保整个晶圆上铜凹陷的均匀性（通常关注5纳米或更小的凹陷），并防止介质层被过度侵蚀 [15][17] - **表面活化与键合**：键合前需通过等离子体处理活化介电层表面，形成高活性位点以提高粘附性，键合过程由表面化学反应驱动，在室温下快速推进 [16] - **保护层与释放层**：沉积薄的无机保护层（如TiN）可保护键合界面在后续工艺中免受水、化学物质的影响，并将铜凹槽深度维持在2纳米以内 [17][18][22]。无机释放层支持更高工艺温度和超薄层转移 [22] 对芯片设计与产业生态的影响 - **设计范式转变**：混合键合要求从单芯片设计思维转变为真正的系统级多芯片协同设计，需要对整个堆叠的架构、布局、电源散热及接口进行联合优化 [6][7] - **设计工具需求**：增加了对三维时序分析、提取、验证和签核的需求，因为对单个芯片的决策会直接影响整个堆叠的性能和可靠性 [7] - **产业链协作**：该技术需要晶圆制造设备（如铜填充、化学机械抛光、拾取放置、退火）之间更紧密的集成，因为所有键合前的步骤都会影响最终键合质量 [7] 应用现状与未来展望 - **当前应用**：已成功应用于CMOS图像传感器、高性能计算的SRAM/处理器堆叠以及多层3D NAND器件 [3][9][25] - **在高带宽内存领域的挑战**：由于对低热预算和成本的高要求，领先的高带宽内存制造商很可能在HBM4中继续采用微凸块技术，混合键合在该领域的应用仍需更多可靠性研究 [4][26] - **未来方向**：行业正致力于提高工艺吞吐量、缩短活化与键合间的等待时间，并探索低热预算材料（如溅射SiCN、纳米孪晶铜）的应用，以拓展混合键合在更紧凑的高带宽内存模块、3D DRAM等领域的应用 [3][25][26]

混合键合技术概述与市场前景 - 混合键合是一项颠覆性封装技术，最初应用于CMOS图像传感器，现正逐渐渗透到处理器和存储器的高性能计算领域[3] - 该技术通过减小连接间距，使更高密度、更复杂的IC产品成为可能，是增加单位面积存储容量并缩短互连距离以实现高带宽的关键技术[2][3] - 图像传感器是混合键合的第一个重要市场，高级存储器向该技术的过渡将成为2020年代末最重要的市场驱动力[4] - 预计采用混合键合的HBM市场将实现惊人增长，其收入从2025年基本为零增长到2029年近1200亿美元[9] - 未来，NAND存储将成为混合键合技术更重要的市场驱动力，因其在企业级和消费级应用中的普遍性[17] 混合键合的技术路径与产品应用 - 混合键合主要有两种方法：晶圆对晶圆和芯片管芯对晶圆[8] - 晶圆对晶圆方法因其高良率工艺和良好的芯片对准度而更为成熟，并已在CIS中成功应用，但无法筛选已知良好芯片[8] - 芯片管芯对晶圆键合工艺更复杂，但可以筛选已知良好芯片，更适合良率至关重要的大型芯片的高性能计算应用[8] - 混合键合已应用于高级逻辑电路，例如AMD采用台积电SoIC工艺的3D V-Cache产品，将SRAM芯片直接键合到CPU上[8] - 在HBM中应用混合键合，未来几年单个堆栈中的DRAM芯片数量可能达到24个[2] 混合键合对HBM性能与碳排放的影响 - 混合键合技术将导致HBM硅密度大幅提升，从8层堆叠升级到24层，每个芯片所需的硅量和工艺成本将增加3倍，从而导致碳排放量显著增加[9] - 随着HBM堆栈复杂性增加，芯片排放量随之增加，从HBM2E到HBM5，堆叠中所有芯片管芯的总排放量从18.16 kg CO2e增至64.78 kg CO2e[13] - 各代HBM排放增长幅度分别为：HBM3对比HBM2E增长9.9%，HBM3E对比HBM3增长39.5%，HBM4对比HBM3E增长56.3%，HBM4E对比HBM4增长23.3%，HBM5对比HBM4E增长20.8%[13] - 每个堆栈中的DRAM芯片数量增加3倍，仅芯片排放量就增加3.5倍以上[5] - 在HBM中对高级DRAM芯片使用EUV光刻将导致范围2排放量增加，但程度不如高级逻辑芯片[5] 内存密度提升对碳排放的抵消效应 - 目前HBM芯片容量为2GB，预计HBM4将推出3GB芯片，内存密度的提升将降低每GB的排放量[5][14] - 从HBM2E到HBM3，每GB排放量增加是由于芯片处理复杂性增加，但此后内存容量增加速度超过了排放量增加，降低了每GB排放量[14] - 迁移到更先进的DRAM节点可以抵消芯片尺寸增加的大部分影响，使每块芯片增加的内存容量增幅远低于50%[14] 技术挑战与可持续性路径 - 高堆叠HBM需要较薄的DRAM芯片和较低的热预算以在键合过程中保护内存，这对封装良率构成挑战[17] - 低良率会像增加每个芯片的成本一样增加每个芯片的碳排放量[8] - 技术创新的增加在一定程度上抵消了排放的速度，但要实现真正可持续的DRAM制造工艺，需改进气体减排措施、增加晶圆厂的可再生能源供应以及构建低排放供应链[17]

文章核心观点 先进封装技术正成为后摩尔时代半导体行业发展的关键驱动力，它通过芯粒（Chiplet）异构集成、2.5D/3D堆叠等技术，有效应对了先进制程成本暴涨、单芯片物理尺寸限制以及“内存墙”、“功耗墙”等挑战，为AI算力、边缘计算等高端应用提供了性能、功耗与成本的最优解，并正在重塑行业竞争格局 [8][9][27][33] 先进制程成本挑战与行业格局变化 - 先进制程成本指数级上升，设计成本从65nm的2800万美元飙升至2nm的7.25亿美元，5nm工厂投资是20nm的5倍，中小企业已无力承担 [8][9] - 高昂成本导致行业集中度向头部晶圆厂倾斜，而先进封装通过“混合制程”让中小企业无需依赖先进制程即可参与高端芯片设计，成为重构行业格局的关键变量 [9] 芯粒（Chiplet）异构集成的优势 - 核心是“按需分配工艺”，例如CPU用3nm，I/O、模拟电路用成熟制程，最大化性价比 [11] - 相比单片集成（SoC），优势在于：IP复用可缩短研发周期30%以上；小芯片良率更高，拆分后整体良率叠加降低生产成本；独立验证机制减少试错成本，缩短上市时间 [11] - 当系统模块达到8个时，SoC成本呈指数级暴涨，而采用芯粒+3D堆叠（S3D）的方案能在近似性能下实现成本优势 [17] 先进封装在不同应用场景的架构选择 - 性能/瓦/美元成为核心评估指标，行业从“单纯追性能”转向“综合性价比” [19] - 中小系统（如手机芯片）适合“大芯片+3D堆叠”（L3D），追求极致性能；大规模系统（如AI服务器）适合“芯粒+3D堆叠”（S3D），平衡性能与成本 [16][23] - 架构选择根据应用场景动态调整，为不同技术路线的企业提供了差异化竞争空间 [24][25] 先进封装是AI芯片发展的关键路径 - AI加速器性能增速从2017-2022年的47%飙升至ChatGPT后的84%，单芯片已无法承载大模型运行 [27] - 先进封装通过“芯粒+中介层”突破光刻机reticle（830mm²）的尺寸限制，例如台积电CoWoS方案将芯粒拆分后再通过中介层拼接成更大封装面积 [27][31][32] - 2.5D封装集成HBM成为业界标配，数TB/s的内存带宽破解“内存墙”难题，AI算力需求倒逼封装技术升级，三者形成共生增长关系 [29] - 中介层技术的迭代速度将直接决定AI算力的扩张上限，掌握高可扩展性中介层技术的企业将占据主导地位 [34] 互连技术的演进与核心价值转移 - 引线键合已成为性能瓶颈，先进封装通过凸块、焊球、晶圆级封装等方案提升I/O密度，互连密度从1960年代的2/mm²将提升至未来的131072/mm² [38] - 技术参数快速迭代：微凸块间距从30μm缩小至8μm（2025年），RDL线宽/线距从2mL/S降至0.4mL/S，层数从4层增至10层（2026年），每缩小1μm凸块间距，互连密度可提升约20%，延迟降低15% [42] - 先进封装的价值量从后端“辅助工艺”向核心“性能赋能环节”转移，互连相关的中介层、键合、RDL等环节利润率将持续高于传统封装 [39] 光电共封装（CPO）与边缘AI的驱动 - CPO技术将光器件与芯片封装集成，2025年2.5D CPO商用后带宽达3.2T，功耗降至传统方案的0.6x，2030年3D CPO带宽将达12.8T [45] - 短期内形成“电互连为主、光互连为辅”的混合架构，光互连占比将持续提升 [46][47] - 边缘AI（如自动驾驶）需求“高带宽+小型化+低功耗”，SiP封装成为关键解决方案，其增速已超过数据中心，成为先进封装的第二增长曲线 [49][50] - 汽车电子向“中央计算”转型，芯片集成度提升，倒逼封装技术向更高互连密度、更强异构集成能力升级，具备车规认证的封装企业将获得竞争优势 [53] 2.5D封装技术路线与市场格局 - 2.5D封装基于中介层分为硅中介层、有机中介层和硅桥三类，技术路线从“百花齐放”进入“主流集中”阶段 [71][73] - 硅中介层性能优但成本高、可扩展性差；模塑中介层兼具性能与成本，可实现>3.3×reticle扩展，是未来Chiplet异构集成的首选；RDL中介层适用于成本敏感场景 [80][90] - 行业从“标准化产品”向“定制化服务”转型，OSAT企业的盈利能力将与“方案设计能力”强相关 [84] - 国际龙头（台积电、英特尔、三星）在技术成熟度和市场份额上占优，国内企业（长电科技、盛合晶微等）通过对标国际技术和绑定国内核心客户快速突破，国产替代趋势明显 [76][77][78][107] 3D封装与混合键合技术 - 3D封装核心优势是更高互连密度、更低功耗、更小尺寸，通过混合键合技术将互连间距从20μm降至<10μm，是未来大方向 [117][123] - 混合键合通过原子级电介质与金属直接连接，消除焊料层，但大规模量产受制于表面洁净度、对准精度、高温退火、吞吐量与良率等多重挑战 [126][127] - 键合架构中，晶圆对晶圆（W2W）吞吐量高，适用于存储堆叠；裸片对晶圆（D2W）灵活性高，适用于异构集成；集体键合是未来趋势 [136][142][144] - 3D封装应用从存储（3D NAND、HBM）向逻辑芯片扩展，存储领域的技术积累将为逻辑芯片领域的突破奠定基础 [146][150] 市场前景与产业链投资机会 - 先进封装市场增速显著高于整体封测，2024年中国先进封装市场规模967亿元，预计2029年达1888亿元，年复合增长率14.3% [171] - 2.5D/3D工艺价值量高，例如模塑中介层-CoWoS-L 2024年单价达245.88美元，HBM单位价值量0.21美元/mm² [164] - 投资机会集中在设备、材料、OSAT三类企业：设备厂商受益技术升级；材料厂商支撑工艺迭代；OSAT企业直接受益于AI需求和国产替代 [174] - 产业链协同效应至关重要，绑定核心客户、具备全链条整合能力的企业将占据优势 [128][176]

行业背景：存储市场进入全面涨价与技术升级周期 - 过去数月，存储市场迎来罕见的全面涨价，无论是通用DRAM还是NAND闪存，从PC、手机到企业级SSD，全线价格都在快速抬升 [2] - AI服务器与高密度存储需求的叠加增长，导致上游产能吃紧、库存转向健康区间，原本低迷的存储周期正在被迅速推高 [2] - 在此背景下，NAND厂商对下一代技术路线的判断愈发关键，任何节点上的领先与落后都将直接放大为未来两三年的成本与性能竞争差距 [3] 技术转折点：混合键合（Hybrid Bonding）成为300层以上NAND的必选项 - 当NAND层数突破300层后，传统的单片制造架构（如PUC）开始遭遇系统性瓶颈，外围电路需承受整个堆叠制程的高温考验，导致晶体管性能退化、良率恶化和可靠性问题 [8] - 混合键合工艺将存储单元晶圆和外围电路晶圆分别制造，然后通过纳米级精度的对准和键合结合在一起，外围电路不再需要承受高温工艺，两者可独立优化，显著缩短生产周期 [8] - 这项技术从“可选项”变成了“必选项”，因为300层是传统PUC架构的一个临界点，超过此层数后良率和可靠性问题变得难以控制 [24] 主要厂商的技术路线与竞争格局 三星电子（Samsung） - 选择了最激进的路线：在追求超高层堆叠的同时，大规模导入混合键合技术，其400多层V10 NAND采用双串堆叠架构结合混合键合外围单元（CoP） [15] - V10 NAND的接口速度达到5.6 GT/s，比V9提升75%，内存密度达到28.2Gbit/mm² [11] - 激进策略带来巨大工艺挑战，V10需要在-60℃至-70℃的超低温环境下进行蚀刻，导致原定2024年底量产的计划推迟至2025年上半年 [15] - 公司计划在2030年开发出1000层NAND闪存 [27] 铠侠（Kioxia）与西部数据（Western Digital） - 选择了更加稳健的推进策略，其CBA（CMOS直接键合阵列）架构于2023年开始应用于218层的第八代BiCS 3D NAND [16] - 近期发布的332层第十代3D闪存，位密度提高了59%，达到29Gbit/mm²，NAND接口速度达到4.8Gb/s，比第八代产品提升33% [5] - 通过结合Toggle DDR6.0接口标准等技术，输入功耗降低10%，输出功耗降低34% [11] - 公司计划到2031年大规模生产层数超过1000层的3D NAND，并设定了在2027年前完成该技术节点研发的激进目标 [16][27] SK海力士（SK Hynix） - 做出了颠覆性决定：在300层NAND节点（V10）提前导入混合键合技术，这原本被业界认为会在400层之后才会启动 [3] - 决策的紧迫性来自竞争对手的压力：三星的400+层威胁、铠侠CBA的量产成功，以及长江存储的工艺积累 [18] - 市场需求是直接推动力，由于企业级SSD需求激增，工厂已接近满负荷运转，公司计划2025年通过V10测试线完成研发，并于2026年初开始全面量产 [18] - 公司计划在2025年将每月4万至6万片12英寸晶圆的产能转换为V9产能 [18] 长江存储（YMTC） - 从2018年就开始将名为Xtacking的混合键合技术应用于64层NAND，起步即采用先进架构的策略让其工艺成熟度一度领跑 [17] - 在全球NAND厂商普遍缩表的2024年选择逆势扩张，加大投入扩充产能，并在架构成熟度、良率控制和成本效益方面形成了独特的竞争优势 [17] 核心驱动因素：为何混合键合在2024-2025年成为焦点 - 企业级SSD需求爆发式增长，AI大模型的崛起是根本推动力，例如OpenAI的GPT-4由近2万亿个参数构建，基于约13万亿个标记进行训练 [20] - 企业级应用对NAND的要求更加苛刻：更高的容量密度、更快的接口速度、更低的功耗、更好的可靠性 [20] - 传统PUC架构在300层以上面临极限，工艺复杂度（如超低温蚀刻）和成本效益问题凸显，迫使行业转向混合键合 [24] - 2024-2025年是关键的产能窗口期，各大厂商需在此期间完成技术升级以抓住市场机遇并保持竞争力 [25] 技术挑战与未来方向：迈向1000层堆叠 - 实现1000层堆叠需要突破深宽比蚀刻技术的极限，通道孔深度可能达到15-20微米，深宽比将冲向100:1甚至200:1 [28] - 需要解决Z轴方向的“极限缩放”问题，通过材料与沉积技术压缩每层厚度，使总高度“可能接近当今200-250层水平” [28] - 必须解决单元间干扰问题，采用气隙（air-gap）技术和电荷陷阱层分离技术（CT splitting）以提高堆叠层数和为未来更高比特密度单元（如PLC）奠定基础 [29] - 混合键合为实现存储阵列层与外围电路层可分离制造、各自采用最优工艺节点打开了空间，未来可能出现多阵列CBA堆叠、异构键合等创新方案 [29] 关键设备与量测技术支撑 - 低温蚀刻（Cryo Etch）是实现高深宽比结构的关键，Lam Research的第三代Cryo 3.0在蚀刻速率上提升约2.5倍，轮廓精度提升两倍 [33] - 东京电子（TEL）的最新低温蚀刻设备可在-70℃下工作，仅需33分钟完成10微米深度的高AR蚀刻 [33] - 红外光散射计量（IRCD）成为量产中主流的非破坏性检测技术，用于测量通道孔内部形貌 [34] - 高着陆能电子束（HE e-beam）系统和X-ray CT技术用于更深结构的缺陷检测和三维重建 [35] - 虚拟量测（virtual metrology）通过大规模模拟优化工艺窗口，加快产品从开发到量产的节奏 [35] - 国产设备厂商如青禾晶元，其62HB系列W2W混合键合设备凭借优于100nm的超高键合精度与强大的翘曲控制能力，提供了关键的国产化解决方案 [36] 行业展望：超越层数竞赛，进入综合优化时代 - 堆叠层数依旧是首要目标之一，但随着混合键合的应用成熟，架构创新（如与HBM对标的HBF）也被提上日程，为AI闪存应用带来新的可能 [38] - 行业在追求极限层数的同时，需解决成本问题，随着层数增加，单位比特的成本下降速度开始放缓 [38] - 未来的NAND发展将是层数、架构、材料、工艺的综合优化，涉及逻辑扩展（增加每单元比特数）、物理扩展（改变单元结构）、性能扩展（提升I/O速度和带宽） [38] - 混合键合以及千层堆叠不仅是技术的竞赛，更是产业智慧的较量，谁能在多个维度找到最优解，谁就能在下一个十年的NAND竞争中占据制高点 [38]

技术演进维度 - 先进封装市场规模预计从2024年450亿美元增长至2030年800亿美元，年复合增长率9.4%[3] - 台积电CoWoS技术从2016年1.5倍光罩尺寸演进至2024年3.3倍光罩尺寸，支持8个HBM3堆叠，2027年计划实现9倍光罩尺寸超级载板，中介层面积达7,722平方毫米[6][7] - 混合键合技术预计2027年随HBM4E量产应用，可实现无凸块直接晶圆键合，提升互连密度并降低功耗[10][11] - AMD MI300X AI加速器采用3.5D封装，集成1530亿个晶体管和192GB HBM3内存，晶体管数量为NVIDIA H200的近两倍[14][15] - 英特尔EMIB技术支持2.5D封装，Foveros技术专注3D堆叠，其数据中心GPU Max系列SoC含超1000亿晶体管和47个主动模块[18][19] - 玻璃基板技术具低介电损耗和可调热膨胀系数，台积电计划2027年实现8倍以上光罩尺寸玻璃中介层，市场渗透率预计五年内超50%[22][23] 材料体系分析 - BT树脂基板占全球IC载板70%以上，具高耐热性和低介电常数，但布线密度有限，主要应用于存储芯片和MEMS封装[26][27] - ABF基板支持更细布线和更高传输速率，成为CPU、GPU等高端运算芯片首选，但成本较高且易受热胀冷缩影响[30][31] - 陶瓷基板中氮化铝导热率达170-180 W/m·K，热膨胀系数接近硅材料，氮化硅抗弯强度高达800 MPa，适用于高功率器件和汽车电子[33][34][35] - 柔性聚酰亚胺基板工作温度范围-269℃至280℃，拉伸强度200 MPa，适用于可穿戴设备和折叠显示器[37][38] - 封装基板占芯片封装总成本30%-80%，其中倒装芯片类基板占比70%-80%[41][42] 设备与工艺维度 - 热压键合设备市场由ASMPT垄断，份额超80%，2027年潜在市场规模预计突破10亿美元[45][47] - 全球固晶机市场前四大厂商占82%份额，ASMPT以31%居首，中国新益昌以6%进入前四[49][51] - 后端封装设备市场中Disco以20%份额领先，Besi占11%，ASMPT占9%[53][54] - 测试设备市场呈双寡头格局，爱德万测试2025年第三季度营收2629亿日元（约17亿美元），泰瑞达营收7.69亿美元[58] - 晶圆级封装专用设备支持高密度扇出和3D封装，泛林研究电化学沉积设备用于铜互连工艺[61] 产业布局分析 - 台积电CoWoS月产能从2023年13,000-16,000片增至2025年65,000-75,000片，2025年预计向英伟达供应390,000个单元[65][66] - HBM市场三星、SK海力士、美光三强占95%份额，SK海力士市占率60%-70%，正开发16层48GB HBM3E[67][68] - 中国封装三强中长电科技全球市占率12%居第三，通富微电占8%居第四，华天科技完成2.5D产线建设[70][71] - IDM厂商在先进封装市场占主导地位，台湾企业占全球数据中心AI封装市场份额77%[73] - 先进封装市场2030年规模预计达800亿美元，AI驱动领域年复合增长率45.5%[75]

行业技术趋势 - 人工智能、高速计算、5G/6G等先进芯片驱动多芯片异构集成技术发展，其核心工艺混合键合技术拥有介质材料与介质材料直接互联、更小Pitch（<2微米）、更高I/O密度（1000倍）、更高带宽、更好导热性、更低功耗等优势 [8] - 2.5D/3D堆叠芯片是时代趋势，其中2.5D Chiplet部分设计工具成熟，但设计前移、各环节协同、可靠性测试仍需探索；3D IC设计方法学全局优化复杂度极高，产业发展需要芯片设计、封装制造、EDA设计通力配合 [12] - 先进Chiplets整合技术的延伸和快速发展，使得HDFO、2.5D、3D等异质/异构整合集成技术方案及结构正突破封IC集成的痛点，极大推进先进性能晶圆级封装技术的发展 [14] - 2026-2028年是全球先进封装技术加速渗透以及新技术从1到100突破的关键期，先进封装技术将推动供应链材料与装备市场的增长，同时驱动供应链产品升级迭代 [16] 关键工艺与技术挑战 - 晶圆级键合要求很高的单片晶圆良率，且整合时要求Pixel和逻辑芯片面积相同，逻辑电路虽随工艺提升缩小，但碍于Pixel芯片尺寸无法缩小逻辑芯片面积，带来系统整体成本和性能的相互制约 [10] - 半导体混合键合集成技术中的关键挑战在于键合气泡的控制、芯片边缘质量的改善、键合能的片内均匀性、键合后偏差（OVL）等 [31] - 先进封装量产难点在于表面光滑度、表面清洁度、键合对准精度、键合热力控制、键合效率与良率等 [39] - 随着3D IC等先进封装技术的发展，对晶圆减薄与划切提出更薄、更平、更干净的极致要求，减薄设备可将晶圆从775微米减薄至7微米，同时保持卓越平整度与洁净度 [33] 材料与设备创新 - 高密度集成电路制造与先进封装用高分子材料对于半导体产业链建设具有关键性保障作用和很大商业价值，除国产替代材料外还有创新材料应用，建议把握发展机遇推动高技术材料国产化及产业化 [24] - 在超高真空条件下实现的金刚石常温直接键合技术，通过快原子束表面活化与高精度对准系统，实现金刚石与多种半导体材料高强度、低热阻、无中间层结合，键合界面热阻降低至传统方法1/3，耐热性可达1000℃ [29] - 混合键合通过提升对准精度以实现更高Cu-Cu互连密度；熔融键合通过优化晶圆畸变控制能力以实现更先进晶背工艺，随着键合技术发展更多突破性AI芯片架构将得以实现 [35] - 采用优化后的chuck降低键合波引入局部应力，显著降低IPD残余量至5纳米左右，有利于提高背部光刻叠加性能 [37] 检测与仿真技术 - 跨尺度探针量测平台设计及验证已达到混合键合在线测量技术要求，并在多条产线验证，原子力显微镜高速测量技术与压缩传感成像比传统技术提升60倍效率，但距离芯片二维在线应用仍有两个量级差距 [20] - COMSOL多物理场仿真平台使用统一用户界面模拟各种工程领域物理现象以优化产品设计和开发流程，通过模型开发器实现多种物理现象耦合，通过App开发器将仿真模型开发为仿真App，通过模型管理器对仿真模型和App高效管理 [22] - 在半导体制程中，因各道工艺存在损害材料可能性，在2D/3D封装时需结合高通量亚微米检测解决方案用于检测晶圆缺陷，还可配备3D计量传感器使其适用于多种材料、厚度和晶圆尺寸 [41] 市场与产业链生态 - 磁传感器市场广、应用范围大，在工业控制、医疗、汽车、消费电子等领域有巨大市场需求，每年销售数十亿颗，金额达百亿美元 [18] - Chiplet普及需要从EDA工具、IP供应商到晶圆厂、封测厂再到终端品牌的全产业链协同，通过材料创新、架构创新和制程创新组合可同时实现超高密度与大规模、低成本制造 [26]

行业与公司 * 纪要涉及的行业为半导体存储行业及其上游设备行业[1] * 纪要重点分析的公司为拓荆科技和中微公司[1] 核心观点与论据 **存储行业资本开支趋势** * 存储行业资本开支预计呈现显著上升趋势 主要驱动力包括价格周期和技术周期[2] * 技术周期方面 NAND产品迭代从200多层到300多层 单万片资本开支斜率接近20%-30%[1][2] * DRAM技术创新如DDR5份额提升 3D DRAM项目落地以及国产HBM产业化 将推动资本开支增长[1][2] **存储行业变化对上游设备公司的影响** * 存储行业的周期性变化显著影响上游设备公司收入 在2019年开始的存储大周期中 海外设备公司存储链收入复合增速达25%-30%[1][3] * 国内市场 中微公司和拓荆科技受益于长存设备国产化 两家公司来自于存储端的收入敞口分别达到60%-70%[1][4] **推荐拓荆科技和中微公司的原因** * 两家公司受益于长存扩产带来的订单增长 中微公司预计明年订单增速保持在30%-40%[1][5] * 拓荆科技除扩产受益外 还具备盈利能力快速提升及混合键合两大逻辑[1][5] * 拓荆科技盈利能力提升因素包括订单交付加速推动收入增长 毛利率回升至40%以上 费用率压缩至20%-25% 利润率有望快速提升[1][6] **混合键合技术的影响** * 混合键合技术对拓荆科技至关重要 满足长春需求并延伸至长兴等市场[3][7] * 展望2026年 下游客户验证顺利且需求量级扩大 包括SOIC GPO及智能眼镜需求[3][7] * 随着HBM 5产业化 该技术方案将从PCB键合同步转换为混合键合同步方案 为公司带来远期成长弹性[7] 其他重要内容 * 除核心标的外 小类设备企业如焦成超声和精智达也值得关注 这些企业可能会随着2026年HBM 0~1产业化进程迎来较好的订单弹性[3][8]