Rapidus公司发展计划与产能布局 - 公司计划于2027财年启动北海道第二座工厂建设，目标最早2029年开始生产全球最先进的1.4纳米芯片，未来也可能生产1纳米芯片[3] - 公司位于千岁市的第一座工厂目标在2027财年下半年开始量产2纳米芯片[3] - 公司计划从2026财年起，在保持与IBM在2纳米技术合作的同时，全面展开1.4纳米产品的研发[4] - 公司希望透过设定小于1.4纳米的制程量产目标，以争取长期客户的订单[4] 项目投资与资金筹措 - 第二座工厂总投资额预计将超过2万亿日圆（约128.4亿美元）[3] - 公司预计到2031财年将需要超过7万亿日圆的资金，并计划通过私人投资筹集其中的1万亿日圆[7] - 日本政府将对公司投入数千亿日圆资金，部分用于研发，截至2028年3月的两年内将提供约1万亿日圆的额外援助，使政府援助总额达到2.9万亿日圆[3][7] - 项目资金大部分来自政府支持，其余部分透过日本大型银行的贷款及民间企业投资筹措，相关贷款由政府担保[3] 股东结构与私人融资进展 - 公司成立于2022年8月，已获得包括丰田汽车、NTT、软银和NEC在内的八家公司共计73亿日圆的初始投资[7] - 京瓷、佳能、本田汽车等20多家日本公司正在进行新的投资，索尼集团等现有股东预计也将追加投资[6] - 随着新投资者加入，股东数量预计将从目前的8家增至约30家，有望实现其在2025财年设定的1300亿日元（约合8.34亿美元）的私人投资目标[6] - 每家新公司的投资额预计在5亿至200亿日元之间，金融机构将投资最多250亿日元[7] - 除投资外，三菱日联银行等几家大型银行将从2027财年开始提供总额高达2万亿日元的贷款[7] 公司面临的挑战 - 尽管公司已于今年7月确认2纳米装置能正常运作，但量产途径尚未确立[4] - 公司仍需克服开发大规模生产技术和寻找客户等障碍[8] - 由于投资风险和股东责任，各实体的投资金额可能会有所变动[8] - 股东人数大幅增加至约30家，引发了人们对决策过程可能因此放缓的担忧[8]

半导体制造技术竞争 - 台积电、英特尔、三星和日本Rapidus正在2纳米工艺上展开激烈竞争，台积电虽实力雄厚但面临追赶者压力 [1] - 在2nm尚未大规模量产时，行业已开始关注1纳米技术研发 [1] - 台积电组建团队加速1纳米研发，并计划在台湾南部建设1纳米超级晶圆厂，包含6条生产线（P1-P3为1.4nm，P4-P6为1nm） [6] - 台积电计划提前推出1纳米工艺，原定2027年推出的1.4nm工艺提前至2026年，以巩固市场领先地位 [7] 光刻技术进展 - ASML与Imec建立五年合作，专注于2nm以下工艺，提供包括High-NA EUV（0.55数值孔径）在内的最新光刻设备 [3] - High-NA EUV系统单台成本达3.5亿美元，可实现单次曝光8nm分辨率，是2nm以下节点的关键 [4] - Imec首次在比利时鲁汶的研究线直接使用High-NA EUV技术，加速研发进程 [4] - 日本DNP成功开发支持2nm EUV光刻的光掩模，图案比3nm小20%，并完成High-NA兼容评估 [7][8][9] - DNP目标2027财年量产2nm光掩模，并与Imec合作推进1nm技术 [9] 1纳米技术路线图 - Imec在2022年公布1纳米晶体管路线图，涵盖从FinFET到GAA纳米片、CFET及原子通道设计的演进 [11] - GAA/纳米片晶体管将在2nm节点首次亮相，CFET晶体管预计2032年问世 [12] - 行业面临设计成本飙升（单线程性能增益从每年50%降至5%）与AI算力需求每6个月翻倍的挑战 [13][14] - High-NA EUV光刻机（0.55孔径）预计2026年量产，可将晶体管密度提升至~1000 MTr/mm² [15] - 背面供电技术（BEOL改进）和3D互连等创新将支撑未来密度与性能提升 [16][17][18] 行业趋势与创新方向 - 摩尔定律在晶体管密度上仍有效，但经济性（每晶体管成本）面临挑战 [13] - 系统技术协同优化（SCTO）、新材料（如石墨烯）及量子计算技术被视为长期解决方案 [14][17][18] - 台积电同步推进2nm（台湾）和4nm（美国亚利桑那州）量产，应对AI芯片需求激增 [7]

行业竞争格局 - 台积电、英特尔、三星和日本Rapidus正在2纳米工艺领域展开激烈竞争，台积电虽实力雄厚但面临追赶者压力[1] - 在2nm尚未量产时，行业已开始关注1纳米技术研发，显示技术迭代加速[1] 光刻技术进展 - ASML与Imec建立五年合作，专注于2nm以下工艺开发，涉及High-NA EUV等最新光刻工具[3] - 合作内容包括Twinscan NXT/EXE光刻系统、YieldStar计量方案和HMI检测工具[3] - High-NA EUV系统单台成本达3.5亿美元，新协议使Imec首次能在自有设施直接使用该技术[4][5] 台积电1nm布局 - 台积电组建1nm研发团队，计划在台湾南部建设含6条生产线的Giga-Fab超级晶圆厂[6] - 前三座厂(P1-P3)生产1.4nm芯片，后三座(P4-P6)专注1nm芯片，可能扩展至0.7nm工艺[6] - 公司计划2026年量产1.6nm工艺，比原计划提前一年，三星和英特尔预计2027年推出1.4nm工艺[7] 光掩模技术突破 - 日本DNP实现2nm EUV光掩模所需精细图案分辨率，比3nm工艺缩小20%[9][10] - 完成High-NA EUV光掩模标准评估并开始供应样品，目标2027财年量产2nm光掩模[10] - 与imec合作推进1nm光掩模技术研发，建立与传统EUV不同的制造工艺流程[10] 1nm技术路线图 - Imec公布1nm晶体管路线图，涵盖A7(0.7nm)至A2(0.2nm)节点创新设计[12] - GAA/纳米片晶体管将在2nm节点取代FinFET，CFET晶体管预计2032年问世[12][13] - 机器学习需求每6个月翻倍，需通过尺寸缩放、新材料和系统优化三方面应对[14] 制造工艺挑战 - High-NA EUV光刻机(0.55孔径)预计2026年量产，可实现单次曝光8nm分辨率[16] - 背面供电技术可提升晶体管密度和性能，但需解决散热问题[17] - 互连技术成为主要瓶颈，研究石墨烯等新材料替代铜导线[18] - 3D芯片设计EDA软件缺乏制约3D互连技术发展，正与Cadence合作开发解决方案[19]