文章核心观点 - 高数值孔径极紫外光刻技术在过去两年取得重要进展，随着首台系统交付及ASML与imec联合实验室的启动，该技术正获得真正的发展动力，展现出在尺寸微缩、工艺简化和设计灵活性方面的巨大潜力 [2] - 释放高数值孔径EUV潜力需要采用整体方法，同时优化材料、图案化工艺、掩模、成像技术、光学邻近校正、计量、检测及设计，这是imec-ASML高数值孔径EUV生态系统内强大合作的成果 [2] - 高数值孔径EUV光刻技术将成为未来先进技术的关键推动因素，是满足人工智能、数据中心应用需求及实现2纳米以下逻辑技术节点的必要条件 [19] 更高的分辨率和图像对比度 - 与0.33NA EUV相比，0.55NA EUV的数值孔径提高了67%，有望获得更高分辨率 [4] - 高数值孔径EUV最终有望分辨出间距小至16纳米或关键尺寸为8纳米的线条 [4] - 2024年，imec利用0.55NA EUV光刻扫描仪实现了16纳米间距线/空结构的单次打印，创造了世界纪录，接触孔和柱状结构也展现了24纳米间距的分辨率 [5] - 最终图案化结构的分辨率也取决于材料和蚀刻工艺，工业相关图案化结构的分辨率极限将大于16纳米间距 [7] - 2025年，imec展示了适用于工业级镶嵌金属化工艺的20纳米间距金属化线结构，以及采用直接金属刻蚀方案获得的20纳米和18纳米间距的钌线 [7] 工艺简化 - 高数值孔径EUV提供的高分辨率减少了多次曝光的需求，使得最小芯片特征尺寸能在一次曝光中完成印刷，而低数值孔径EUV实现相同特征尺寸则需要复杂的多次曝光步骤，这会增加制造时间、降低良率、增加碳排放并提高成本 [10] - 对于A14和A10逻辑节点最关键的金属层，0.33NA EUV需要3-4个掩模才能完成图案化，而0.55NA EUV只需一次曝光即可完成 [11] - imec通过协同优化光源、掩模、光刻胶和刻蚀工艺，可以实现13纳米端对端结构低于3纳米的目标局部关键尺寸均匀性 [11] - 对于未来32纳米和28纳米DRAM节点，0.33NA EUV至少需要三个掩模对位线外围/存储节点焊盘层进行图案化，而0.55NA EUV仅需一个掩模即可完成相同任务 [13] 设计灵活性 - 高数值孔径EUV带来的分辨率飞跃，使1.5D和2D曼哈顿式设计得以重新应用，甚至能够引入曲线几何形状，为芯片设计人员提供更大灵活性以提升功耗和性能，并可能减少芯片面积或层数以降低成本 [16] - imec及其合作伙伴演示了使用2D曼哈顿设计对22纳米和28纳米间距线结构进行双向布线，光学邻近校正优化和掩模制作质量实现了良好的图案保真度 [17] - imec开发了在芯片设计阶段引入复杂曲线几何形状的解决方案，将曲线设计的应用扩展到光刻和掩模阶段之外 [18] - 曲线设计已被证明对多种应用有益，例如在标准单元设计中，可以在放宽M0间距的同时实现20%的面积缩减，且imec已展示曲线设计与高数值孔径EUV光刻技术的兼容性 [18]

三星电子VCT DRAM技术路线图 - 三星电子已制定三年内量产垂直通道晶体管(VCT)DRAM的路线图 该技术通过垂直排列晶体管实现高容量 被视为"游戏规则改变者" 但工艺难度远超现有DRAM [2] - 公司目前正在量产10纳米级第五代DRAM 计划今年量产第六代 明年开发第七代 最终选择跳过第八代直接采用VCT DRAM方案 [2] - 竞争对手SK海力士的路线图为第七代→1nm级第一代(0a)→垂直DRAM(VG) 若三星计划实现 将领先开启"VDRAM"时代 [2] - 行业预计VCT DRAM将在2-3年内应用于实际产品 三星此举意在通过技术超越重获行业领导地位 [2] 半导体行业动态 - 黄仁勋评价HBM(高带宽存储器)为"技术奇迹" 显示该技术在行业中的重要地位 [3] - Jim Keller预测RISC-V架构将在未来竞争中胜出 反映行业对新兴架构的关注 [3] - 全球芯片公司市值排名显示行业竞争格局正在发生变化 [3]