文章核心观点 AI与高性能计算需求的爆发式增长，正遭遇“存储墙”的核心瓶颈，即存储器带宽、延迟和能效的增长速度严重滞后于计算性能的增长，制约了系统整体潜力[1][4] 行业领导者台积电指出，未来竞争将是内存子系统性能、能效与集成创新的综合较量，并提出了以SRAM、MRAM、存内计算（CIM）为核心，结合3D封装与计算-存储融合的全栈技术演进路径[1][11][62] AI算力需求与存储“带宽墙”挑战 - AI模型参数从百万级跃升至万亿级，过去70年间训练计算量增长超过10^18倍，推理计算量同步爆发式增长[2] - 硬件峰值浮点运算性能（HW FLOPS）在过去20年间增长60000倍（平均每2年增长3.0倍），而DRAM带宽仅增长100倍（平均每2年增长1.6倍），互连带宽仅增长30倍（平均每2年增长1.4倍），增长速度严重失衡形成“带宽墙”[4] - 以英伟达H100 GPU为例，其BF16精度峰值算力达989 TFLOPs，但峰值带宽仅3.35 TB/s，在运算强度不足时系统性能受存储限制，计算资源闲置[7] - AI/HPC对存储器提出三大核心要求：大容量（存储模型参数）、高带宽（解决吞吐瓶颈）、低数据传输能耗（实现绿色计算与边缘部署）[7] 存储技术演进的全链条协同路径 - 行业正从传统以计算为中心的架构加速向以存储为中心的架构转型[7] - 未来存储器架构演进围绕“存储-计算协同”展开：从传统片上缓存，到片上缓存+大容量封装内存储器，再到高带宽低能耗封装内存储器，最终实现存算一体与近存计算[7] - 现代系统采用分层存储架构，从寄存器（延迟约1ns）、SRAM缓存（延迟约10ns）到HBM/DRAM主存，再到SSD，进行性能-成本权衡[9] - 技术突破需材料、工艺、架构、封装的全链条协同优化，而非单点突破[11] SRAM：高速缓存层的性能基石与演进 - SRAM凭借低延迟、高带宽、低功耗、高可靠性及兼容先进CMOS工艺的优势，是寄存器、缓存等关键层的首选技术，广泛应用于数据中心CPU、AI加速器、移动SoC等芯片[12] - SRAM工艺已覆盖N28至N2全节点，随着N3/N2等先进工艺普及，其在高性能计算芯片中的用量持续增长[12] - 随着工艺向7nm、5nm、3nm、2nm演进，SRAM面临面积缩放速度放缓、最小工作电压（VMIN）优化困境、以及互连损耗加剧（Cu线宽<20nm时电阻率快速上升）等挑战[16][17] - 台积电通过设计-工艺协同优化（DTCO）及技术创新推动SRAM缩放，例如：90nm引入应变硅，45nm采用高k金属栅，28nm推出FinFET与飞跨位线，7nm应用EUV光刻，2nm采用Nanosheet架构[13] - 设计层面，台积电推出3D堆叠V-Cache技术以优化末级缓存容量、延迟与带宽，应用于AMD Ryzen 7 5800X3D处理器，集成最高96MB共享L3缓存，游戏性能显著提升[17][20] - 通过写辅助电路、读辅助电路、双轨SRAM等技术，将N3工艺SRAM的VMIN降低超过300mV；通过交错三金属层字线、飞跨位线等技术降低互连损耗[20] - 未来SRAM发展聚焦：1）在N2及更先进节点通过Nanosheet与DTCO提升密度与能效；2）与3D封装结合垂直堆叠以匹配AI加速器超高带宽需求；3）与存算一体架构协同，作为DCiM的核心存储单元[20] 存内计算（CIM）：突破能效瓶颈的架构革命 - 在典型AI加速器中，超过90%的能耗用于存储与计算单元间的数据搬运，而非实际计算，数据移动是制约能效的核心因素[21] - 存内计算架构打破冯·诺依曼架构，将计算功能嵌入内存阵列，数据在原地或近旁处理，极大节省能耗和延迟[24] - 台积电认为，数字存内计算（DCiM）相比模拟存内计算（ACiM）更具潜力，因其无精度损失、灵活性强、工艺兼容，能随节点演进持续提升性能，特别适用于边缘推理场景[26] - DCiM核心优势：1）灵活性高，可针对不同AI工作负载配置计算位宽；2）计算密度高，从22nm到3nm，其能效（TOPS/W）和计算密度（TOPS/mm²）实现数量级飞跃；3）精度灵活与能效比高，支持INT8/12/16及FP16精度，精度损失<2.0%，INT8能效比相比传统架构提升约4倍[28] MRAM：非易失性嵌入式存储器的突破 - 传统嵌入式闪存（eFlash）在28nm以下工艺微缩困难，磁阻随机存取存储器（MRAM）凭借低待机功耗、高密度、非易失性、速度快、耐久性和工艺友好等优势，成为理想替代方案[33] - MRAM核心价值在于兼顾高速读写与数据长期保存，满足汽车电子、边缘AI等场景对非易失性、高可靠性和极高耐久性的需求[35] - 在汽车电子领域，台积电N16 FinFET eMRAM技术满足严苛要求：100万次循环耐久性、支持焊料回流、150℃下20年数据保持能力，支撑车载MCU的OTA更新功能[39] - 在边缘AI领域，MRAM支持TinyML等紧凑AI架构，仅需2-4MB容量存储模型权重，同时支持安全OTA更新，匹配其对低容量、高能效与高可靠性的需求[39] - MRAM短板包括：单位容量成本高于DRAM与NAND；高温度下数据保持需优化；强磁场环境（如强永磁体N52）下需保持9mm安全距离等抗干扰挑战[43] - 台积电通过多重技术优化MRAM可靠性：1）数据擦洗技术结合ECC纠错，在125℃下控制位错误率；2）优化MTJ结构与布局以抗磁性干扰；3）针对NVM与RAM不同应用场景调整参数，权衡数据保持、密度与速度[43][47][49] - 台积电已将N16 eMRAM技术成功推向市场，特别是在汽车领域，并正在向更先进节点迈进[49] 计算-存储融合与3D先进封装的系统级优化 - 单一存储技术优化已难以满足系统需求，必须通过3D封装、芯粒集成等技术，将存储与计算单元紧密连接，实现存储靠近计算的架构重构[50] - 2.5D/3D先进封装通过硅中介层或硅桥将计算芯粒与高带宽内存（如HBM）封装在一起，创造带宽极高、距离极近的超级系统，以匹配AI加速器的巨大吞吐需求[54] - 台积电先进封装布局包括：CoWoS平台（将逻辑芯片和HBM集成在硅中介层上）和SoIC技术（允许芯片垂直3D堆叠，实现最短最密集互连）[58] - 高密度互连优势：缩短数据路径，降低数据移动能耗与延迟；提升带宽密度，3D堆叠的比特能效相比封装外铜互连提升60倍；模块化设计灵活适配不同场景，如AI内存带宽需求已达20.0TB/s[58] - 未来AI芯片可能通过3D堆叠将计算单元直接放置在高速缓存或存内计算单元之上，形成紧耦合异构集成体，并结合集成电压调节器、光子互连等技术[60] - 这要求芯片设计、存储器专家、封装工程师从架构设计之初就进行内存-计算协同优化，以突破存储墙与能效瓶颈[61] 行业未来图景与竞争关键 - AI计算正推动存储技术进入全维度创新时代，需应对“带宽墙”与“能效瓶颈”双重挑战[62] - 台积电的技术蓝图路径：以SRAM保障高速访问；以MRAM开拓新场景并填补非易失性存储空白；以DCiM实现存算一体突破能效瓶颈；最终以3D封装与芯粒集成实现系统级融合，重构存储与计算连接[62] - 对产业而言，竞争格局深化，领先企业不仅需掌握尖端制程工艺，更需在存储技术、先进封装和系统架构上构建全方位创新能力，技术的协同与融合成为破局关键[62]

文章核心观点 AI与高性能计算需求的爆发式增长正遭遇“存储墙”瓶颈，即存储带宽和性能的提升速度远落后于计算性能的增长，这严重制约了系统整体能效和算力释放[1][5]。为突破此瓶颈，行业需从单一器件优化转向材料、工艺、架构、封装的全链条协同创新[12]。台积电的技术蓝图指出，未来竞争将是内存子系统性能、能效与集成创新的综合较量，其演进路径围绕“存储-计算协同”展开，具体通过优化SRAM、发展MRAM与存内计算（DCiM）、并利用3D封装等技术实现计算-存储深度融合，以构建下一代硬件平台[1][8][12][50][59]。 AI算力增长与存储“带宽墙”挑战 - AI模型参数规模与计算量呈爆炸式增长，过去70年间机器学习模型的训练计算量增长超过10^18倍[2] - 计算性能与存储器带宽提升速度严重失衡，过去20年间硬件峰值浮点运算性能（HW FLOPS）增长60000倍（平均每2年3.0倍），而DRAM带宽仅增长100倍（平均每2年1.6倍），互连带宽仅增长30倍（平均每2年1.4倍），形成“带宽墙”[5] - 存储带宽成为限制计算吞吐量的主要瓶颈，以英伟达H100 GPU为例，其BF16精度峰值算力达989 TFLOPs，但峰值带宽仅3.35 TB/s，在运算强度不足时系统性能受存储限制[8] - AI与HPC对存储器提出三大核心需求：大容量、高带宽、低数据传输能耗[8] - 行业架构正从以计算为中心加速向以存储为中心转型，存储架构演进路径为：从传统片上缓存，到片上缓存+大容量封装内存储器，再到高带宽低能耗封装内存储器，最终实现存算一体与近存计算[8] 分层存储架构与全链条优化 - 现代计算系统采用分层存储架构以平衡速度、带宽、容量与功耗，从寄存器（延迟约1ns）、SRAM缓存（延迟约10ns）到HBM/DRAM主存，再到SSD等存储设备，性能与成本逐级权衡[10] - 应对挑战需材料、工艺、架构、封装的全链条协同优化，台积电基于层次结构优化各级嵌入式存储器：SRAM提升缓存层密度与能效；MRAM填补嵌入式非易失性存储器（eNVM）缺口；DCiM从架构层面优化能效比；3D封装与芯粒集成则提供系统级解决方案[12] SRAM：性能基石的技术演进与挑战 - SRAM是高速嵌入式存储器主力，具有低延迟、高带宽、低功耗、高可靠性优势，广泛应用于数据中心CPU、AI加速器、移动SoC等，工艺节点覆盖N28至N2[13] - SRAM面积缩放依赖关键工艺与设计突破：90nm引入应变硅；45nm采用高k金属栅；28nm推出FinFET、飞跨位线与双字线；7nm应用EUV光刻与金属耦合；2nm通过Nanosheet架构实现进一步缩放[14] - SRAM密度提升直接推动计算性能，例如L3缓存容量增加可显著提升CPU每周期指令数（IPC）[17] - 先进节点下面临三大挑战：面积缩放速度放缓；最小工作电压（VMIN）优化困难，影响读写稳定性与能效；互连损耗加剧（Cu线宽<20nm时电阻率快速上升），制约速度提升[17] - 设计层面通过3D堆叠V-Cache技术优化末级缓存，AMD Ryzen™ 7 5800X3D处理器集成最高96MB共享L3缓存，游戏性能显著提升[17][20] - 通过写辅助电路、读辅助电路、双轨SRAM等技术，将N3工艺SRAM的VMIN降低超过300mV；通过交错三金属层字线、飞跨位线等技术降低互连损耗[22] - 未来聚焦方向：在N2及更先进节点通过Nanosheet架构与设计-工艺协同优化（DTCO）提升密度与能效；与3D封装结合实现缓存容量跨越式增长；与存算一体架构协同，作为DCiM的核心存储单元[22] 存内计算（CIM）与DCiM的架构革命 - 传统AI加速器中超过90%的能耗可能用于存储与计算单元间的数据搬运，而非实际计算，数据移动成为制约能效的核心因素[23] - 存内计算（CIM）打破冯·诺依曼架构，将计算功能嵌入内存阵列，数据在原地或近旁处理，极大节省能耗和延迟[26] - 台积电认为数字存内计算（DCiM）相比模拟存内计算（ACiM）更具潜力，DCiM无精度损失、灵活性强、工艺兼容，能随节点演进持续提升性能，特别适用于边缘推理场景[28] - DCiM核心优势：灵活性高，可针对不同AI工作负载配置计算位宽；计算密度高，从22nm到3nm，其能效（TOPS/W）和计算密度（TOPS/mm²）实现数量级飞跃；精度灵活与能效比高，支持INT8/12/16及FP16精度，精度损失<2.0%，INT8精度下能效比较传统架构提升约4倍[30] MRAM：非易失性嵌入式存储器的突破 - 传统嵌入式闪存（eFlash）在28nm以下工艺微缩困难，磁阻随机存取存储器（MRAM）凭借低待机功耗、高密度、非易失性、速度快、耐久性和工艺友好等优势，成为eNVM的理想替代方案，适用于汽车电子、边缘AI等新兴场景[35][38] - 在汽车电子领域，台积电N16 FinFET嵌入式MRAM技术满足严苛要求：100万次循环耐久性、支持焊料回流、150℃下20年数据保持能力，支撑软件定义汽车的OTA更新等功能[41] - 在边缘AI领域，MRAM支持TinyML等紧凑AI架构，仅需2-4MB容量存储模型权重，同时支持安全OTA更新，匹配边缘设备对低容量、高能效与可靠性的需求[41] - MRAM存在短板：单位容量成本高于DRAM与NAND；高温度下数据保持能力需优化；强磁场环境（如强永磁体N52）下需保持9mm安全距离，抗干扰能力需特殊设计[42] - 台积电通过技术优化提升MRAM可靠性：采用数据擦洗（Data Scrubbing）技术结合ECC纠错，在125℃下控制位错误率（BER）；优化MTJ结构与布局以抗磁性干扰；针对NVM与RAM不同应用场景差异化调整参数[43][46] - 台积电已将N16 eMRAM技术成功推向市场，特别是在汽车领域，并正向更先进节点迈进[50] 计算-存储融合与3D封装的系统级优化 - 单一存储技术优化已难以满足系统需求，必须通过3D封装、芯粒集成等技术实现存储靠近计算的架构重构，需求包括更高带宽密度、更低单位比特能耗、更短延迟、更高互连密度[50] - 2.5D/3D先进封装（如通过硅中介层或硅桥）将计算芯粒与高带宽内存（如HBM）集成，创造带宽极高、距离极近的超级系统，使内存带宽匹配AI加速器的巨大吞吐需求[52] - 高密度互连优势：缩短数据路径，降低移动能耗与延迟；提升带宽密度，3D堆叠的比特能效相比封装外铜互连提升60倍；模块化设计灵活适配不同场景，AI内存带宽需求已达20.0TB/s，3D封装可高效支撑[56] - 未来AI芯片可能通过3D堆叠将计算单元直接放置在高速缓存或存内计算单元之上，形成紧耦合异构集成体，并集成电压调节器、光子互连等技术[58] - 需芯片设计、存储器、封装工程师早期紧密协作，通过内存-计算协同优化，实现能效和性能的阶跃式提升[58] - 台积电具体布局包括：CoWoS先进封装平台，将逻辑芯片和HBM集成在硅中介层上，实现高互连密度和带宽；SoIC 3D堆叠技术，允许芯片垂直堆叠，将数据移动能耗和延迟降至最低[59]

迈克尔·伯里做空AI龙头 - 知名投资者迈克尔·伯里旗下Scion资产管理公司大举做空英伟达与Palantir，相关空头头寸占其投资组合权重的80% [1] - Scion对Palantir的看跌期权名义价值达9.12亿美元（对应500万股），对英伟达的看跌期权名义价值为1.86亿美元（对应100万股） [3] - 伯里此前通过社交媒体暗示当前AI热潮回报率低迷，类比1999-2000年互联网泡沫，警示AI龙头或面临崩塌风险 [5] - 自9月30日以来，英伟达和Palantir股价分别累计上涨6.5%和4.6%，均创历史新高，若未平仓其空头头寸已面临浮亏 [5] 中国AI+医疗政策支持 - 国家卫健委发布文件，提出到2027年建立一批卫生健康行业高质量数据集，形成一批临床专病专科垂直大模型和智能体应用 [6] - 文件列举八个赋能方向，包括基层应用、临床诊疗、患者服务等，强调以基层为重点建立智能辅助诊疗应用 [7] - 在临床诊疗方向上，鼓励二级及以上医院医学影像智能辅助诊断从单病种向单个器官多病种发展 [7] - 加快智能理疗技术推广应用，支持符合条件的人工智能产品进入临床试验，并支持国产智能医疗装备的首台（套）应用 [7] 苹果中国渠道管理收紧 - 苹果中国区全面禁止线下授权经销商与电商平台合作，严禁其在线上渠道开展产品展示、推广及销售活动 [9] - 此举核心目的是遏制跨区域窜货引发的价格混乱，违规者将被直接取消授权 [9] - 管控并非“一刀切”，苹果官方授权专营店接入电商平台的即时零售业务未受影响 [9] - 业内分析指出，此举与“双十一”大促期间部分电商平台低价补贴引发的价格乱象直接相关，iPhone 17 Pro的线下与线上价差可达千元 [9] 影石创新回应行业竞争 - 影石创新董事长回应“大疆价格战”，表示友商发起的价格竞争为全景相机市场扩容创造了条件 [10] - 公司第三季度营收实现92.64%的同比高速增长，前三季度营收达66.11亿元，同比增幅67.18% [10] - 三季度研发费用为5.24亿元，同比激增164.81%，主要用于芯片定制等战略项目 [12] - 市场“破圈”效应显著，三季度影石与大疆官方App在核心市场的下载量与月活均同比高增 [13] SK海力士AI存储技术布局 - SK海力士宣布同步推进HBM、AI-DRAM与AI-NAND三大新型存储产品研发，以破解AI时代“存储墙”瓶颈 [14] - AI-DRAM细分三大技术方向，包括低功耗优化、性能突破和HBM技术延伸；AI-NAND聚焦性能提升、带宽扩容与密度突破 [14] - 公司12层堆叠HBM4已实现2TB/s带宽，计划2025下半年完成量产准备 [14] - 公司与英伟达、台积电、闪迪等合作开发生态，与英伟达共建的AI工厂将部署超5万颗GPU [14] 中国机器人行业增长 - 前三季度我国机器人行业营收同比增长29.5%，工业机器人产量达59.5万台，服务机器人产量达1350万套，均已超过2024年全年产量 [16] - 行业增长动力来自新能源汽车、3C电子等领域的自动化需求，埃夫特、新时达等企业机器人出货量同比增幅均超20% [16] - 分析指出，在特斯拉、Figure AI等龙头推动下，人形机器人有望于2026年进入量产阶段 [16]

文章核心观点 - 存算一体（Compute In Memory，CIM）通过将存储和计算融合，旨在解决传统冯·诺依曼架构的"存储墙"和"功耗墙"问题，提升计算效率和能效比 [1][12][21] - 该技术尤其适合AI等高算力需求场景，市场规模预计从2023年到2029年以154.7%的年复合增长率增长，达到306.3亿美元 [30][46][79] 技术背景与问题 - 传统冯·诺依曼架构采用存算分离模式，存储与计算独立导致数据传输瓶颈 [2][10] - AI时代数据量爆炸式增长，暴露"存储墙"（数据传输速度远低于计算速度）和"功耗墙"（数据传输能耗占比高达63.7%）问题 [11][12][17] - HBM技术通过3D封装缩短存算距离，但未根本解决分离问题 [18][20] 技术原理与优势 - 存算一体模仿人脑结构，在存储单元内直接计算，减少数据搬运次数，提升效率并降低功耗 [21][22][48] - 适用于AI矩阵乘法和乘累加运算，能效比显著提升（如PRIME方案功耗降低20倍、速度提升50倍） [28][47][48] 技术分类 - 近存计算（PNM）：通过封装集成存算单元（如HBM），但仍属存算分离，适用于AI、边缘计算等场景 [36][37][39] - 存内处理（PIM）：在存储晶粒中集成算力（如HBM-PIM），适用于语音识别、基因匹配等 [40][42] - 存内计算（CIM）：彻底融合存算单元，消除界限，是狭义存算一体，主要服务AI计算 [43][44][46] 存储介质与实现方式 - 易失性存储器（SRAM、DRAM）和非易失性存储器（Flash、RRAM、MRAM等）均可用于存内计算 [51][53][54] - SRAM适合大算力场景（高能效比），DRAM成本低但延迟大，Flash适合小算力场景 [54] - 新型存储器如RRAM（忆阻器）研究热度高，但面临工艺良率和可靠性挑战 [55][57][58] - 模拟存内计算能效高但误差大，适用于低精度场景（如可穿戴设备）；数字存内计算精度高但功耗大，适用于云端AI [60][61] 应用场景 - AI相关领域：自然语言处理、图神经网络、智能决策等，对算力效率和能耗要求高 [62][65] - AIoT智能物联网：碎片化市场注重成本、功耗和开发难度，存算一体具备优势 [63][64] - 云端AI计算：替代GPU部分场景，存算一体ASIC芯片在能效和固定任务处理上潜力巨大 [65][66][67] - 延伸应用：感存算一体、类脑计算等新兴领域 [68] 发展历程与现状 - 概念最早于1969年提出，但受限于技术未落地 [23][24] - 2010年后关键技术突破（如忆阻器实现布尔逻辑），2016年PRIME方案验证能效提升 [26][27][28] - 2017年多家巨头推出原型系统，引发学术界和产业界热潮 [29] - 2023年清华大学研发出全球首颗全系统集成忆阻器存算一体芯片 [32] - 当前进入高速发展期，传统芯片巨头和创业企业（如苹芯科技、Mythic等）积极布局 [30][31][33] 市场规模与增长 - 预计2029年全球存算一体技术市场规模达到306.3亿美元，年复合增长率154.7% [79] - 技术正从理论研究走向产业落地，未来几年将涌现更多创新和企业 [33][80]

大模型发展对存储技术的挑战 - AI大模型参数规模从GPT-3的1750亿增长至万亿级，计算资源需求激增，存储带宽成为关键瓶颈 [1] - 服务器算力峰值每两年增长3倍，但DRAM带宽增速仅1.6倍/两年，片间互连带宽增速仅1.4倍/两年，导致处理器利用率仅20%-30% [1] - "存储墙"问题制约AI训练和推理效率，内存存取速度滞后处理器计算速度长达20年 [1] HBM技术的突破与局限 - HBM实现每秒1.2TB数据传输速度，带宽为传统DRAM的数倍至数十倍，缓解AI芯片数据获取压力 [2] - 采用3D堆叠和硅通孔(TSV)技术缩短数据传输路径，但制造工艺复杂且成本高昂 [2] 3D铁电RAM的创新优势 - SunRise Memory开发垂直堆叠FeFET单元，存储密度比DRAM提高10倍，功耗降低90% [4][5] - 利用HfO2铁电效应实现非易失性存储，目标兼容3D NAND晶圆厂生产流程 [5] - KAIST通过调控HfO2准同型相界(MPB)实现4F²存储单元面积，为3D堆叠奠定基础 [6] DRAM+非易失性内存的融合方案 - FMC与Neumonda合作开发HfO2基DRAM+，兼具DRAM性能与非易失性，容量可达千兆位级 [8][9] - 相比传统PZT铁电层，HfO2兼容10nm以下制程，与CMOS工艺集成度更高 [9] Imec的2T0C架构革命 - 用两个IGZO薄膜晶体管(2T)替代传统1T1C单元，保留时间>400秒(传统DRAM的1000倍) [11][12] - 2021年优化后实现>1000秒保留时间、<10ns写入速度及无限耐久性(>10¹¹次读写) [15] - 14nm栅长IGZO晶体管保持>100秒保留时间，RIE技术将保留时间延长至4.5小时 [16] 其他新型存储技术进展 - KAIST开发纳米灯丝PCM技术，功耗降低15倍，兼具DRAM速度与NAND非易失性 [19][20] - 英国兰开斯特大学UK III-V Memory写入时间5ns(与DRAM相当)，能耗仅DRAM的1% [21] - 德国JGU团队SOT-MRAM通过轨道霍尔效应降低20%写入电流，能效提升30% [23][24] 行业趋势与未来方向 - AI驱动存储技术进入"架构+材料"双创新阶段，3D堆叠与非易失性成为核心方向 [25] - 多元化技术路线包括3D铁电RAM、IGZO 2T0C、SOT-MRAM等，部分进入工程验证阶段 [25]