公众号记得加星标⭐️，第一时间看推送不会错过。 来源 ： 内容 编译自 rapidus 。 1965年，英特尔联合创始人戈登·摩尔提出了"摩尔定律"。半个多世纪以来，这一定律推动了集成电 路（IC）性能的提升和成本的降低，并成为现代数字技术的基础。摩尔定律指出，半导体芯片上的晶 体管数量大约每两年翻一番。 长期以来，技术发展一直遵循着这一定律。但情况已经开始发生变化。近年来，芯片电路尺寸的缩小 变得越来越困难，线宽如今已降至几纳米 (nm)。工程师们面临着物理极限、更复杂的制造步骤和不 断上升的成本。电路尺寸的缩小也意味着良率的降低，使得生产大量可用芯片变得更加困难。此外， 建造和运营半导体代工厂需要大量的资金和专业知识。因此，许多人认为摩尔定律无法继续有效。 摩尔定律的终结带来了一项新的进步：芯粒。 芯粒 (Chiplet) 是执行特定功能的芯片（裸片）的一小部分，原本是单个大芯片的一部分。通过芯粒 集成，多个芯粒可以组合成一个封装，组成一个完整的系统。 过去，所有芯片功能都必须构建在单个晶圆上。这意味着，即使芯片的一部分出现缺陷，整个芯片也 必须丢弃。但有了芯粒，我们只使用"良好芯片"（即"已知良好芯片" ...

AI对芯片行业的重塑 - AI挖掘数据模式的能力正在改变芯片的使用、设计、封装和制造方式，尤其在高性能AI架构中表现明显[2] - 传统半导体设计孤岛正在瓦解，行业重新思考设计团队组织方式及AI在芯片设计中的应用[2] - AI将重塑EDA工具，涉及芯片规范、验证和制造的方方面面，需要同时分析电气、热性能和机械应力等多领域[2] AI驱动的EDA工具和流程 - 需要高度复杂的AI模型来集成设计过程中的数据，平衡预测芯片组件协同工作与控制回路可靠性[2] - 建模成为根本，涉及热模型、机械应力模型和流体动力学模型等多领域协同[3] - EDA工具需支持芯粒设计，进行信号完整性、电源完整性和热分析以确保协同工作[4] 芯粒设计的挑战与趋势 - 芯粒设计需要更多前期规划，封装技术成为设计起点，与传统流程相反[5] - 3D-IC设计复杂性显著增加，需要精密互连方式，比2D封装复杂得多[6] - 硬件-软件兼容性问题加剧，需为不同内核配备多个软件堆栈，商业化面临挑战[6] AI驱动的行业变化因素 - ChatGPT推出和生成式AI兴趣激增推动对极速芯片和AI数据中心的大规模投资[5] - 器件微缩难以为继，行业转向先进封装中的多芯片组件以提高良率和芯粒复用[5] - 芯粒组合设计比单片SoC更复杂，需处理更大规模仿真和原型设计[5] 未来担忧与潜在解决方案 - AI可能带来更大复杂性，包括硬件不兼容、静默数据错误和安全问题[7] - 需要行业共同努力降低AI应用的可变性和风险，AI本身可能是最有效的工具[8]

AI对芯片行业的重塑 - AI挖掘海量数据模式的能力正在改变芯片的使用、设计、封装和制造方式，尤其在高性能AI架构中显著[1] - 传统半导体设计孤岛被打破，行业重新思考设计团队组织方式及AI在芯片设计中的应用[1] - AI将重塑EDA工具，涉及芯片规范、验证、制造及多领域（热性能、机械应力等）协同分析[1][3] 跨职能团队与流程变革 - 公司重组跨职能AI团队，整合工程与上市团队以解决低功耗混合等复杂问题[2] - 验证工程师需组建跨垂直领域团队，覆盖全定制模拟至芯片制造前测试的全流程[2] - 设计团队从单一RTL编写转向整合功能、电气及多物理场模型（热、应力、流体动力学）[3] AI驱动的EDA工具发展 - AI技术被嵌入EDA业务部门，用于处理千亿门级设计的仿真与大数据分析[4] - 芯粒设计需并行工作流，团队需交换时序/功耗信息并通过UCIe等标准接口集成[4] - 3D-IC设计复杂性激增，代工厂路线图重点布局，系统公司加速推进3D堆叠技术[7][8] 芯粒与先进封装趋势 - 2022年ChatGPT推动生成式AI投资，加速多芯片组件与先进封装技术采用[6] - 芯粒通过die-to-die PHY互连，需优化延迟/带宽并简化适配器以降低3D集成开销[7] - 封装技术主导设计周期，架构阶段耗时增加，封装设计从末置转为起点[7] 硬件-软件协同挑战 - AI内核需平衡面积、功耗、性能，软件兼容性成为复杂IP集成的关键瓶颈[9] - 训练处理器通用性强，但推理加速器固定功能设计可能因模型迭代而失效[9] - 多芯片系统中硬件-软件堆栈适配问题凸显，需动态应对快速演进的AI框架[8][9] 未来风险与技术博弈 - AI推动复杂性上升，可能引发硬件不兼容、静默数据错误及安全攻击面扩大[11] - AI黑盒特性限制可追溯性，需行业协作以提高可预测性并降低风险[11] - 讽刺性解决方案在于利用AI自身能力来驯服其引发的复杂性[11]