JEDEC讨论放宽HBM厚度标准 - 核心观点：国际半导体标准组织JEDEC正积极讨论放宽下一代高带宽存储器（HBM）的厚度标准，以应对20层堆叠技术的物理限制和良率挑战，此举可能为内存制造商提供技术缓冲期并影响未来HBM市场的竞争格局 [1][2][3] 标准放宽的背景与动因 - 为应对20层HBM堆叠的物理限制，JEDEC会议讨论将产品高度标准从当前的775微米放宽至800微米或更高 [1] - 现有标准下，为满足20层堆叠775微米的要求，需采用背面研磨工艺将DRAM芯片加工得极薄，这增加了晶圆损坏风险并导致整体良率大幅下降 [1] - 最大客户NVIDIA近期将“供应稳定性”置于性能指标之上，并考虑采用允许并行使用低端版本（10.6Gbps）HBM4的“双通道”方案，规格下调趋势也推动了放宽物理厚度规格的讨论 [1] 对行业及主要公司的影响 - 放宽厚度规格可为国内内存制造商（如SK海力士）提供技术缓冲期，使其能将旗舰工艺MR-MUF扩展到20层产品，并可能推迟昂贵的混合键合设备推出，从而潜在提高盈利能力 [2] - 三星电子已进入HBM4量产阶段，预计放宽规格将有助于提高其有效良率，因为确保物理空间可以降低工艺难度，实现稳定的产量响应 [2] - 此次关于放宽标准的讨论预计将成为未来三年决定HBM市场领导地位的关键因素 [2] 技术演进与标准变化 - HBM标准厚度在HBM3E之前为720微米，HBM4增加至775微米，主要因堆叠层数从8/12层增至12/16层 [3] - 针对采用20层堆叠DRAM的下一代HBM（如HBM4E和HBM5），业界讨论的厚度范围从825微米到900微米以上，若最终确定900微米以上标准，将远超以往增幅 [3] - JEDEC需在产品商业化前一到一年半制定重要标准，因此关于下一代HBM厚度的讨论正在积极进行 [3] 技术挑战与替代方案 - 行业最初严格限制HBM厚度增长，以避免与GPU厚度不匹配及因数据传输路径变长导致的性能效率下降 [4] - 尽管存储器公司尝试了减薄工艺和键合技术来减小厚度，但面对20层堆叠结构，现有成熟技术在进一步减薄HBM方面存在局限性 [4] - 台积电几乎垄断的2.5D封装工艺（CoWoS）也对HBM厚度讨论产生了影响 [4] 键合技术路线图的影响 - 放宽厚度标准的讨论可能减缓混合键合等新型键合工艺的普及 [6] - 混合键合技术虽能实现DRAM间几乎零间隙，显著降低整体厚度，但技术难度极高，需要完美的表面处理和高精度对准，且堆叠20个芯片会大幅降低良率 [7] - 主要存储器厂商持续研发混合键合技术，但尚未大规模应用于HBM制造，即使最积极的三星电子，预计最早也只能在16层HBM4E产品中部分应用 [8] - 若标准放宽，存储器公司可能会继续通过主流的热压TC键合技术大规模生产HBM，因为引入混合键合技术需要巨大投资且现有设备无法完全替换 [8]

文章核心观点 - 国际半导体标准组织JEDEC正在积极讨论放宽下一代高带宽存储器（HBM）的厚度标准，以应对20层堆叠技术的商业化挑战，此举可能为存储器制造商提供技术缓冲期并影响未来市场格局[2][3][4] HBM厚度标准放宽的动因与进程 - JEDEC会议讨论将HBM产品高度标准从当前的775微米放宽至800微米或更高，以应对20层堆叠工艺的物理限制[2] - 为满足现有20层堆叠775微米标准，需采用背面研磨工艺将DRAM芯片加工极薄，这会增加晶圆损坏风险并导致良率大幅下降[2] - 最大客户英伟达将“供应稳定性”置于性能指标之上，并考虑采用“双通道”方案，允许并行采用低端版本（10.6Gbps）的下一代HBM4，这加剧了放宽规格的讨论[2] - 关于下一代HBM（如HBM4E和HBM5）标准厚度的讨论范围从825微米到900微米以上，若最终确定900微米以上，将远超以往增幅[4] - JEDEC需在产品商业化前一到一年半制定重要标准，因此关于下一代HBM厚度的讨论正在积极进行[4] 对存储器制造商的技术与商业影响 - 放宽厚度规格可为国内内存制造商提供技术缓冲期，例如SK海力士可将其旗舰工艺MR-MUF扩展到20层产品[3] - 更广泛地放宽标准可能会推迟昂贵的混合键合设备的推出，从而潜在地提高盈利能力[3] - 三星电子已进入HBM4量产阶段，预计也将通过放宽规格来提高其有效良率，因为确保物理空间可以降低工艺难度，实现稳定的产量响应[3] - 如果放宽提案在6月的札幌会议上最终确定，日本国内制造商将利用现有工艺系统建立起20层产品的量产技术基础[3] - 若将HBM厚度减少50微米或更多，就可以实现20层堆叠的HBM，且即使引入混合键合技术，现有设备也无法完全替换，投资成本巨大，因此存储器公司倾向于降低下一代HBM的厚度[9] HBM技术演进与面临的挑战 - HBM是一种将多个DRAM垂直堆叠并通过微小凸点连接的新一代内存，其标准厚度随堆叠层数增加而调整，HBM4厚度增至775微米[4] - 业界最初严格限制HBM厚度增长，因为若无限增长将难以与旁边集成的GPU厚度匹配，且DRAM间厚度差距过大会导致数据传输路径变长，性能和效率下降[5] - 存储器公司尝试用减薄工艺和键合技术来减小HBM厚度，但下一代20层堆叠HBM在进一步减薄方面存在局限性[5] - 台积电几乎垄断了将HBM和GPU封装到单个AI加速器中的2.5D工艺（CoWoS），其新型封装工艺也影响了行业减薄HBM的讨论[5] - 混合键合技术可将DRAM之间的间隙降至近乎零，对降低整体厚度优势显著，但技术难度极高，需要清除芯片表面所有污染物并进行高精度对准，键合多达20个芯片也会大幅降低良率[7][9] - 即使是最积极的研发者三星电子，预计最早也只能在其16层HBM4E产品中部分应用混合键合技术[9] 市场格局与未来展望 - 此次关于放松管制的讨论预计将成为未来三年决定HBM市场领导地位的关键因素[3] - 如果英伟达参与5月13日在圣何塞举行的论坛，放松管制提案有可能获得通过[3] - 关于放宽标准的讨论可能会减缓新型键合工艺（如混合键合）的普及，目前利用热压的TC键合是主流方法[7] - 若下一代HBM厚度标准放宽，存储器公司可能会继续通过TC键合机大规模生产HBM[9] - 有观点认为放宽管制只是权宜之计，而非根本解决方案，因为随着层数增加，内部产生的热量更难散发[3]

文章核心观点 - 英伟达计划在GTC 2026大会上发布多款足以震惊世界的新芯片，这些芯片旨在突破当前人工智能芯片面临的三重物理瓶颈：内存带宽差距、互连功耗以及大语言模型推理的结构性低效率 [2] - 英伟达与SK海力士工程师的会面，强烈暗示了存储器逻辑集成对于未来发展至关重要 [2] - 文章基于公开信息、学术论文和供应链数据，阐述了四种技术上可信的芯片发布情景 [2] 人工智能芯片面临的三重障碍 - **第一道墙：内存带宽差距**：GPU计算能力每代提升3到5倍，而内存带宽仅增长2到3倍，导致GPU可能因数据供给不足而闲置。从H100（HBM3，约3.35 TB/s）到B200（HBM3e，约8 TB/s），再到R200（HBM4，约20.5 TB/s），带宽增长落后于算力增长 [5] - **第二道墙：互连电源**：在高速率传输下，铜互连的物理限制导致信号损耗和功耗激增。例如，一个1.6Tbps的可插拔收发器消耗约30瓦，其中数字信号处理占一半以上，这正在蚕食计算能力 [6] - **第三道墙：LLM推理的结构性低效性**：LLM推理分为预填充（计算密集型）和解码（内存带宽密集型）两个阶段，在同一GPU上运行会相互干扰。研究显示，将两阶段分离可在相同功耗和成本下提升2.35倍的吞吐量 [7] 潜在发布情景一：Rubin Ultra路线图成为现实 - **产品规格**：Rubin Ultra将四个GPU计算芯片集成在一个封装内，配备16个HBM4E内存堆栈（1TB），在NVFP4模式下性能可达100 PFLOPS，功耗为3600W [8] - **技术挑战**：封装尺寸巨大，可能采用两个中介层在基板层连接，需使用超过120mm × 120mm JEDEC规范的ABF基板 [10] - **系统性能**：Rubin Ultra NVL576机架由144个封装组成，总计576个计算芯片，可提供15 ExaFLOPS的FP4算力，性能相当于GB300 NVL72的14倍 [10] - **发布时机**：内存供应是关键，SK海力士已发布48GB 16层堆叠HBM4，三星也在进行HBM4测试。GTC 2026可能公布Rubin Ultra的具体生产日期和Kyber机架细节 [11] 潜在发布情景二：全硅光子堆栈 - **现有产品**：英伟达在2025年GTC发布了基于硅光子技术的网络交换机Quantum-X（115 Tb/s）和Spectrum-X（最高400 Tb/s） [12] - **技术核心**：采用微环调制器，在硅光子芯片上处理每个波长200 Gbps的PAM4调制，使用台积电COUPE工艺将电子与光子电路3D堆叠集成 [15] - **未来路线图**：GTC 2026可能公布NVLink光纤架构路线图，实现GPU间互连从铜缆到光纤的过渡，以应对未来多机架互连的物理极限 [17] - **能效提升**：Quantum-X800交换机与可插拔设备相比，能效提高3.5倍，网络弹性提高10倍 [18] 潜在发布情景三：专用推理芯片与异构架构 - **Rubin CPX产品理念**：这是一款仅用于推理的GPU，采用预填充-解码分解理念，用GDDR7替换HBM以降低成本，用CoWoS-S简化封装 [21] - **产品性能**：其密集FP4计算能力约为20 PFLOPS，大约是R200密集FP4计算能力（约33 PFLOPS）的60%，显著高于消费级GPU的比例 [21] - **系统配置**：Vera Rubin NVL144 CPX机架包含72个R200 GPU封装和144个CPX GPU，提供8 ExaFLOPS NVFP4算力，AI推理性能较GB300 NVL72提升7.5倍 [22] - **战略整合**：英伟达收购Groq的LPU技术，后者专用于解码阶段。结合R200（训练/通用推理）、CPX（预填充）和Groq LPU（解码），正在形成针对不同推理阶段的异构架构 [23][25] 潜在发布情景四：长期方向——3D IC内存堆叠 - **当前局限**：现有2.5D CoWoS封装中GPU与HBM并排，导致封装尺寸大、中介层成本高、数据传输距离达几毫米 [28] - **未来方案**：3D IC架构将DRAM芯片垂直堆叠在GPU上方，可大幅降低延迟、提高带宽和能效。SK海力士计划从HBM5代（预计2028-2029年）引入此架构 [29] - **技术挑战**：面临GPU散热影响DRAM、以及多层堆叠导致良率下降（例如GPU良率85%加八个HBM良率95%，总良率仅约56%）等根本性障碍 [30][31] - **预计时间表**：HBM4/E仍为2.5D，是3D的“准备阶段”；HBM5可能是首次3D HBM尝试，与英伟达Feynman平台时间表一致；HBM6及以后3D IC将走向主流 [37] - **GTC 2026可能性**：大会可能正式宣布英伟达与SK海力士联合开发3D芯片 [33]

三星电子下一代半导体技术路线图 - 公司核心战略是作为唯一一家涵盖存储器、晶圆代工和封装的集成器件制造商，通过设计、工艺、存储器和封装的协同优化，引领先进技术发展[2] - 公司认为人工智能正从智能体人工智能向物理人工智能发展，预计将导致工作负载（数据计算量）大幅增加，因此正在开发能显著降低内存带宽限制的技术[2] 下一代HBM与封装技术研发 - 公司正在研发下一代HBM架构“cHBM”和“zHBM”，并与客户进行沟通[2] - “cHBM”是一种定制HBM，通过主动采用芯片间接口IP来确保更高带宽，其开发目标是在与定制HBM相同功耗下，提供2.8倍的性能[2][3] - “zHBM”技术涉及倍增晶圆对晶圆键合，旨在为物理人工智能时代所需的带宽和功率效率带来重大创新[3] - 公司计划将“混合铜键合”技术引入下一代HBM开发，该技术无需凸点即可直接键合芯片，能显著提高数据交换速度和电源效率[3][4] - 公司准备的结果表明，将HCB技术应用于12层和16层HBM时，与现有热压键合方法相比，可将热阻降低20%以上，基体温度降低12%以上[4] - 公司正在研发“光信号”封装技术，以提高人工智能数据中心中芯片间的连接速度[3] HBM产品进展与市场信心 - 公司将于本月第三周开始HBM4的量产出货，客户反响非常令人满意[4] - 公司正在积极研发下一代HBM4E和HBM5技术，力争成为行业领导者[4] 行业趋势与市场预测 - 人工智能领域创纪录的资本支出不会自动转化为可用供应，真正的制约因素正从晶圆开工转向良率、先进封装和认证时间表[4] - 内存和先进的封装技术已成为人工智能基础设施的系统级制约因素，对扩展速度至关重要[5] - 预计到2027年，全球半导体收入和人工智能相关资本支出都将超过1万亿美元[5] - 全球晶圆厂产能预计将从每月2500万片晶圆扩大到2030年的约4500万片[5] - 韩国在2026年至2028年间的年度晶圆厂投资预计将达到约400亿美元[5] - 下一波人工智能需求浪潮可能会逐渐从集中式云系统转向更加分布式、设备端的人工智能应用[5] - 混合键合等后端工艺技术正变得与前端晶圆制造一样具有重要的战略意义[5] 韩国半导体出口表现 - 据预测，韩国芯片出口额在2025年将达到1734亿美元，较上年增长22.2%[4] - 韩国芯片出口在2024年12月创下207亿美元的月度新高[4] - 对台湾的出口额激增64.8%，反映出韩国与人工智能加速器供应链的融合程度不断加深[4]

公司技术进展与产品动态 - 三星电子首席技术官对公司在第六代高带宽存储器HBM4领域的领先地位充满信心[1][2] - 公司HBM4产品的首批货品将于本月晚些时候出货[1][2] - 客户对三星的HBM4产品表示满意[1][2] - 公司将继续努力在下一代HBM4E和HBM5产品方面取得领先地位[1][2] 公司产品发货与客户信息 - 市场普遍预计三星电子将在下周农历新年假期后开始向英伟达发货HBM4产品[2][3] 公司业务优势与战略 - 三星拥有内存、代工和封装的产品组合，具备生产AI领域所需产品的优化环境[1][2] - 公司的内存、代工和封装业务目前正在产生协同效应[1][2]

行业技术演进与竞争格局 - 高带宽内存技术竞赛进入白热化阶段，存储芯片巨头正加速向定制化HBM4E领域布局[1] - 行业重心正迅速从以标准化产品为主的HBM4，向聚焦定制化的HBM4E及未来的HBM5转移[1] - 主要内存制造商在下一代技术研发进度上并未拉开显著差距，三星、SK海力士和美光预计在相近时间节点完成定制HBM4E开发[1][4] - 行业普遍预期，HBM4E将于2027年正式投放市场，而HBM5预计将在2029年面世[1] - 战略转向反映了高性能计算市场对差异化硬件需求的激增，并将重塑存储厂商与代工厂的合作模式[2] 三星电子战略与进展 - 三星电子已显著加大研发投入，预计将在2026年5月至6月间完成其定制HBM4E的设计工作[1][3] - 公司采取激进策略，分别为标准化和定制化设计设立了专门的HBM团队，并增聘了250名工程师专门服务于定制项目[1] - 目标客户涵盖谷歌、Meta和英伟达等科技巨头[1] - 公司已进入基础裸片的后端设计阶段，该阶段约占整个10个月设计周期的60%至70%[3] - 在制程工艺上，三星计划实现更大跨越，今年商用的HBM4逻辑裸片采用4nm工艺，而针对定制化HBM计划进一步采用2nm节点[3] SK海力士战略与进展 - SK海力士正与台积电紧密合作开发下一代HBM基础裸片及其他先进产品[4] - 公司与SanDisk合作推动高带宽闪存的国际标准化[4] - 在工艺选择上，针对主流服务器基础裸片将采用台积电的12nm工艺，而针对英伟达旗舰GPU和谷歌TPU等高端设计，则将升级至3nm工艺[4] 美光科技战略与进展 - 美光已委托台积电制造其HBM4E的基础逻辑裸片，目标是在2027年实现生产[4] - 为控制成本，美光仍坚持使用现有的DRAM工艺，这被视为在定制HBM竞赛中的结构性劣势[4] - 行业观察人士普遍认为，美光在这一领域的步伐可能落后于三星和SK海力士[4] 技术细节与驱动因素 - 基础裸片在HBM架构中扮演核心角色，负责控制堆叠DRAM的数据读写操作及错误校正[3] - 客户越来越多地要求在基础裸片中集成额外的逻辑功能，这直接推动了定制化HBM的需求[3] - 随着基础裸片集成的逻辑功能日益复杂，先进制程技术的引入成为关键[2]

文章核心观点 - 高带宽内存是AI算力发展的关键基础设施，其性能直接决定了AI模型训练和推理的速度与效率 [1] - 韩国KAIST大学发布的HBM技术路线图详细规划了从HBM4到HBM8的未来发展蓝图，揭示了HBM技术将持续突破带宽、容量和能效极限，以支撑未来AGI等高级AI应用的需求 [1][15] - HBM通过3D堆叠等核心技术解决了传统内存的带宽瓶颈、高延迟和高功耗问题，已成为AI服务器不可或缺的组件 [4][7][14] HBM技术定义与核心优势 - **技术定义**：HBM是一种采用“三明治式”3D堆叠技术的“超级内存”，通过硅通孔实现数据在堆叠芯片层间的垂直高速传输，解决了传统平面内存的带宽和延迟瓶颈 [7][8][59] - **带宽碾压**：HBM带宽远超传统内存，HBM3带宽为819GB/s，HBM4将达2TB/s，HBM8更将飙升至64TB/s，相当于每秒传输16万部高清电影，这是AI训练速度的关键 [12] - **功耗减半**：HBM的垂直传输设计更省电，传输1TB数据，HBM3功耗是DDR5的60%，HBM4将进一步降至50%，有助于数据中心大幅降低电费 [13] - **体积迷你**：HBM模块体积小，可直接集成在GPU封装旁，使AI服务器能容纳更多GPU，算力密度提升3倍，是高密度AI服务器的必然选择 [10][14] HBM技术发展路线图（2026-2038） - **HBM4**：预计2026年推出，核心创新在于定制化Base Die，可直连低成本LPDDR内存以扩展容量，带宽提升至2TB/s，单模块容量达36-48GB，采用直触液冷散热应对75W功耗 [17][18][22][24] - **HBM5**：预计2029年推出，引入近内存计算技术，在内存堆叠中集成计算单元，可减少GPU 40%的工作量，带宽达4TB/s，容量80GB，采用浸没式冷却应对100W功耗 [27][28][29] - **HBM6**：预计2032年推出，采用“多塔架构”提升吞吐量，使LLM推理吞吐量较HBM5提升126%，带宽达8TB/s，容量96-120GB，并集成L3缓存专门存储KV缓存以降低延迟 [32][35][36][38][40] - **HBM7**：预计2035年推出，实现内存与高带宽闪存的融合，集成容量达2TB的HBF作为低成本大容量存储，系统总内存容量可达17.6TB，带宽24TB/s，采用嵌入式冷却 [41][42][44][46][47] - **HBM8**：预计2038年推出，采用全3D集成技术，将GPU裸片垂直堆叠在HBM之上，实现“算力无瓶颈、数据零等待”，带宽达64TB/s，容量200-240GB，采用双面嵌入式冷却 [49][52][54][56][57] 支撑HBM性能的关键技术 - **硅通孔**：在芯片上制造微米级垂直孔道，使数据能在堆叠芯片层间直接传输，路径缩短90%以上，是3D堆叠的基础，其布局从对称演进到同轴以降低干扰 [59][63][66][67] - **混合键合**：采用铜-铜直接键合工艺连接芯片，相比早期的微凸点技术，电阻降至1/10，连接更牢固密集，使堆叠层数增至24层、I/O数量达16384个成为可能 [68][70][71] - **AI辅助设计**：利用AI模型大幅缩短HBM复杂结构的设计周期，如PDNFormer模型可在1毫秒内完成电源阻抗分析，将设计周期从数月缩短至数周 [72][74][76][77][79] HBM产业格局与挑战 - **市场格局**：2025年全球HBM市场规模达300亿美元，2030年预计突破980亿美元，SK海力士、三星、美光三巨头垄断90%以上产能，订单已排至2026年 [80][81] - SK海力士为行业龙头，占全球HBM3E出货量的55%，其M15X新工厂投产后月产能将提升至17.8万片 [81] -三星的HBM3E产能已被谷歌、博通等头部客户包圆，并与OpenAI签署了713亿美元的四年供应大单 [84] -美光增速快，其HBM3E已通过英伟达认证，目标是在2026年将市场份额从7%提升至24% [85] - **主要挑战**： - **成本**：HBM3每GB成本约为DDR5的5倍，HBM4因工艺复杂成本预计再增30%，需通过提升良率、扩大产能和技术创新来降本 [87] - **散热**：未来HBM8功率可能突破200W，需研发新型散热材料、芯片级冷却方案和智能温控系统来应对 [88] - **生态协同**：需要GPU/CPU硬件接口、AI软件框架及行业标准进行深度适配与优化，以充分发挥HBM性能并降低应用门槛 [88][89]

英伟达动态与行业需求 - 英伟达首席执行官黄仁勋确认收到三星电子、SK海力士和美光的尖端内存样品，并指出这三家内存制造商均已大幅扩充产能以支持英伟达[3] - 黄仁勋表示公司业务增长非常强劲，各个机构领域都可能出现内存短缺，内存价格可能随公司运营情况上涨[3] - 市场对英伟达最新AI芯片Blackwell的需求非常强劲，台积电的晶圆需求也显著增长，Blackwell相关芯片用于GPU、CPU、网络设备和交换机[3] - 黄仁勋称台积电在晶圆供应方面提供了卓越支持，没有台积电，英伟达不可能取得今天的成就[3] - 英伟达成为首家市值突破5万亿美元的公司[4] - SK海力士回应称其明年的产能已全部售罄，并计划大幅增加投资以迎接半导体行业的超级周期[4] HBM4市场竞争格局 - SK海力士、美光科技和三星电子正在激烈竞争以主导估计价值1000亿美元的HBM4市场[6] - SK海力士已于上月完成下一代HBM4的研发并建立量产体系，并于3月向包括英伟达在内的主要客户交付了12-Hi HBM4样品，领先于竞争对手[6][7] - 三星电子已开始为HBM4的量产做准备，并正在与英伟达洽谈供应下一代高带宽内存HBM4[4][6] - 美光科技宣布其下一代HBM4内存已开始出货，声称其带宽超过2.8TB/s，引脚速度超过11Gbps，显著超过JEDEC官方规范[6] 主要厂商HBM4技术进展 - 美光已开始交付12-Hi HBM4样品，采用其独有的1-γ DRAM技术及基于CMOS芯片和封装的创新技术，声称拥有业界领先的性能和能效[7] - 美光计划在价值1000亿美元的HBM市场中获得比去年更高的市场份额，并预计今年高带宽存储器领域的收入将超过80亿美元[7] - 美光将提供HBM4E基础逻辑芯片的定制选项，预计定制化HBM4E将比标准产品提供更高的毛利率，该技术与台积电合作开发，使英伟达和AMD等客户能够优化设计[7] - SK海力士提供的12-Hi HBM4产品样品采用台积电12nm工艺制造的逻辑芯片，据称数据处理速度超过2TB/s[8] - SK海力士也计划为其HBM4E产品线提供定制产品，以满足英伟达、博通和AMD等客户的需求[8] HBM技术未来路线图 - 韩国科学技术院研究小组已概述另外四代高带宽存储器，带宽高达64 TB/s，堆叠高度达24层，比HBM4高出50%[10] - HBM4带宽高达2 TB/s，最大支持16层Hi DRAM芯片堆叠，容量达64 GB[10] - HBM4和HBM5将采用微凸点芯片堆叠技术，HBM6至HBM8将采用无凸点铜对铜直接键合技术[12] - 英伟达的费曼加速器将采用HBM5显存，整个GPU的HBM5容量为400至500GB，预计2028/2029年发布[12] - HBM6将采用有源/混合中介层，最大堆叠层数增至20层，容量达96至120 GB[12] - HBM7带宽为24 TB/s，是HBM6的三倍，堆叠容量达160至192 GB[12] - HBM8带宽将提升至64 TB/s，堆叠容量达200至240 GB，可能采用双面中介层集成HBM、LPDDR或HBF内存[13]

人工智能驱动HBM需求激增 - 人工智能驱动的数据指数级增长推动高带宽内存（HBM）采用激增[1] - 服务器和存储组件市场预计2025年第一季度同比增长62%[1] - AI服务器销售额占比从20%增长至60%左右[2] HBM市场竞争格局 - SK海力士以64%销售份额占据HBM市场首位[1] - 三星电子和美光科技紧随其后[1] - 美光计划2026年开始大规模生产下一代HBM4[2] HBM技术发展挑战 - GPU供应商将新技术发布频率加快至每年一次[3] - HBM更新周期缩短至每2-2.5年（传统内存为4-5年）[3] - 测试要求因制造商差异而复杂化[4] 定制化趋势加速 - SoC制造商和超大规模厂商需要定制化HBM功能匹配AI ASIC或定制SoC[4] - 基础逻辑芯片制造转向台积电等采用3nm/5nm先进工艺的代工厂[4] - Marvell定制架构使内存容量提升33%，计算空间扩展25%，接口功耗降低70%[5] 技术演进与标准化矛盾 - HBM内存带宽和I/O数量每代翻倍[4] - HBM4/HBM5的I/O数量将从2000个增至4000个[4] - JEDEC标准制定滞后导致NVIDIA选择定制解决方案[5] 供应链与产能状况 - HBM供应商至少提前一年被预订一空[2] - HBM晶圆产量增速超过DDR5等现有DRAM[3] - 美光预计2025财年第三季度HBM收入环比增长约50%，年化营收达60亿美元[2] 技术替代方案局限性 - 廉价GPU使用GDDR无法获得HBM的高速互连优势[2] - 低延迟DRAM和SSD适用于训练模型存储，但HBM对顶级性能至关重要[2] - 架构复杂性使HBM5面临标准化挑战[5]

混合键合技术概述 - 混合键合技术成为晶圆代工、存储芯片和半导体设备巨头的重点发展方向，台积电、三星等公司均在其路线图中提及该技术[1] - 随着摩尔定律发展进入后半段，先进封装技术成为推动芯片性能飞跃的关键，而混合键合作为2.5D和3D封装的核心互联技术备受关注[2] - 传统互联技术（引线键合、倒装芯片键合、硅通孔）面临信号传输路径长、工艺复杂、成本高等局限性，混合键合技术可有效解决这些问题[2][3] 混合键合技术原理与优势 - 混合键合通过直接铜对铜连接取代传统凸点或焊球互连，实现超精细间距堆叠和三维集成[4] - 技术优势包括：1）直接互连存储器层和逻辑层，提高传输速度并降低功耗；2）缩短导线长度；3）1平方毫米面积可连接10,000-100,000个通孔；4）减少机械应力，提高可靠性[5] - 支持更高数据传输速度和更低能耗，芯片厚度可减至20µm，实现16hi甚至20hi堆叠[5][12] 混合键合在HBM领域的应用 - HBM5 20hi产品将大规模应用混合键合技术，三大存储厂商（SK海力士、三星、美光）已确定采用[10][12] - 在775µm模块高度限制下，混合键合无间隙结构优于微凸块技术（14.5µm凸块高度），支持24hi堆叠[12] - SK海力士已在HBM2E上测试混合键合并通过可靠性测试，计划在HBM4采用[20] - 三星使用混合键合设备制作16层HBM样品并验证正常运行[22] 主要厂商技术进展 台积电 - 3D封装SoIC采用混合键合技术，SoIC-X用于AMD CPU 3D V缓存和Instinct MI300系列AI产品[14] - 混合键合使芯片接点密度提升15倍，互联能效超过三倍，间距可低于10µm[14] - 计划2025年推出SoIC-P技术（25µm间距），2027年实现16µm间距的N2/N3芯片堆叠[15] 英特尔 - 2020年发布混合键合技术，3D Foveros立体封装中凸点间距从50µm缩小到10µm[17][19] - 每平方毫米凸点数量从400个增至1万个，提升25倍[19] 存储厂商 - 三星研发4F Square DRAM，芯片表面积减少30%，计划在16层及以上HBM采用混合键合[22] - 美光正在研究HBM4中应用混合键合技术[22] 市场前景 - 全球混合键合技术市场预计从2023年1.2349亿美元增长至2030年6.1842亿美元，CAGR 24.7%[22] - 亚太地区市场预计从2023年8140万美元增长至2030年4.2472亿美元，CAGR 26.05%[22]