文章核心观点 现代数据中心光互连供应链是一个由多个紧密耦合、对良率高度敏感的精密加工环节构成的复杂系统[2] 其经济效益主要取决于缺陷密度、工艺控制、亚微米级对准和气密封装的可制造性，而非原材料成本[2] 由于化合物半导体光子学在晶圆尺寸、工具标准化和全球代工产能方面远不及硅CMOS成熟，导致产能扩张存在结构性限制，新增需求通常表现为交货期延长和利润波动，而非平稳的产量增长[2] 整个供应链的瓶颈往往出现在原材料下游的转化和组装环节，如衬底缩放、外延生长、晶圆制造、封装与测试，使得产能难以快速扩展，盈利能力对良率、自动化和可靠性认证的学习曲线高度敏感[35] 供应链关键环节与制约因素 原材料（铟）的供应制约 - 铟是光电器件（如InP、InGaAs）的关键元素，但其供应是结构性的副产品：目前没有经济效益显著的原生铟矿，它主要作为锌矿（特别是闪锌矿）加工过程中的副产品被回收[2][6] - 铟的供应弹性有限：增加回收量需要冶炼厂和精炼厂安装特定工艺流程，而许多锌生产商并未配备相关工艺，导致锌矿石中相当一部分铟未被回收[3][5] - 供应集中且与锌产业强耦合：2023年全球原生精炼铟产量为1020吨，其中中国预计产量为690吨，占全球的68%，精炼阶段高度集中[6] 供应链易受锌精矿贸易流向、精炼厂投产或政策限制的干扰[6] 衬底制造（磷化铟晶圆） - 高性能光通信依赖于含铟的III-V族半导体，如InP和InGaAs，用于激光器和光电二极管[7] 即使硅光子学架构中，激光光源等关键部件仍常需含铟材料[7] - InP晶体生长复杂：因磷的高蒸气压，需要采用VCZ、VGF或VB等特殊方法控制位错、翘曲和晶圆破损[8] 开发6英寸InP衬底需重点关注位错密度、残余应变和总厚度变化（TTV）等指标[8] - 晶圆尺寸差距是经济决定性因素：硅晶圆标准尺寸为300毫米，而InP晶圆传统尺寸为2至4英寸，限制了芯片产量和规模经济[9] 向150毫米（6英寸）InP晶圆的过渡正在进行，但处于早期且产能有限[9] 尺寸升级需要下游整个生态系统重新认证，规模化时间线类似半导体节点迁移[11] 外延生长 - 外延生长是原子尺度的工程瓶颈，用于构建激光器、调制器等器件的功能层，层厚和成分控制需达纳米级，微小偏差会非线性影响性能并增加报废风险[12] - 该工序是高附加值、高脆弱性环节：耗费大量设备时间和前驱体材料，上游错误可使晶圆在下游加工前就失去价值[12] 工业上主要采用MOCVD或MBE技术[12] - 工艺专有且集中：外延“配方”高度专有，与器件强相关，因此集中在少数自有晶圆厂和专业外延加工厂，限制了需求激增时的可替代性[13] 晶圆制造（光子集成电路PIC制造） - InP光子器件制造工艺窗口独特，对侧壁粗糙度、刻蚀深度误差等极为敏感[14] 使用氯基等离子体刻蚀和金基金属化等与硅CMOS不同的工艺，降低设备共享性[14] - InP的优势在于能单片集成多种功能（如激光器、调制器、探测器），但这增加了掩模数量和工艺复杂性[14] 一份详细工艺描述列出制造InP PIC需“243个步骤”[15] - 设施限制严重：专用化合物半导体光子工厂需要专门的技术和污染控制，新增产能需要数年的建设和验证周期，良率提升依赖缺陷减少和工艺优化[15] 测试与良率管理 - 测试是多阶段且受物理限制的过程：完整的光学表征需要光纤对准，速度可能比CMOS电学探测慢，成为吞吐量限制因素[16] - 良率是核心经济杠杆：将固定的晶圆和晶圆厂成本转化为每个合格芯片的成本[17] 最先进的InP晶圆厂良率历来落后于硅晶圆厂，成熟度与老一代硅CMOS工艺相当[17] - 良率管理包括缺陷检测、参数控制、外延均匀性控制及通过持续反馈找出根本原因[17] 良率变化轨迹常通过毛利率趋势、量产爬坡期均价稳定性等来推断[17] 封装与组装 - 光子封装的核心挑战是芯片与单模光纤的微米级甚至亚微米级精密对准，耦合效率对准偏差极其敏感[18] 需要主动对准技术，即在定位过程中监测耦合功率[18] - 气密封装对高可靠性应用必不可少，以防止湿气和污染物影响性能[18] 封装外壳（如陶瓷/金属）的供应在需求高峰期可能成为交货瓶颈[20] - 可靠性认证要求严格：需通过如Telcordia GR-468等认证，并采用100%老化测试和筛选流程以防止早期故障，这增加了复杂性和资本投入[20] 模块集成与测试 - 可插拔收发器模块集成了光子组件和高速CMOS电子元件（如激光驱动器、TIA、DSP）[21] - 模块级测试是限制环节：需在电气、光学和热学领域进行验证，测试项目多（如光功率、误码率BER），且光学测量耗时，可能成为出货瓶颈[22] - 共封装光学（CPO）改变价值链：将光引擎移至与ASIC/GPU相同封装附近，缩短电互连[23] 但这将制造流程转向先进封装（如2.5D/3D集成），并增强了光器件与电子器件良率的耦合性，测试访问也更受限[24] 瓶颈可能从模块测试转移至晶圆级/封装级测试和光纤连接工艺[24] 光纤与部署 - 光纤本身有严格的制造限制，其纯度（污染物以ppb计）、衰减系数和几何尺寸（如ITU-T G.652标准规定包层直径125.0 µm，模场直径8.6-9.5 µm）直接影响链路性能[26][27] - 数据中心部署性能取决于光模块、光纤类型、连接器及拓扑的协同优化[28] AI集群对更高通道速率和光纤数量的需求，给收发器供应链和光纤/光缆组件带来压力[28] 产能、成本与风险传递机制 - 产能扩张受制于最慢、可替代性最低的环节，通常是专门的转化和组装环节，而非原材料环节[29] - 关键机制包括：副产品原料耦合（铟供应受锌产业制约）[29]、衬底缩放和认证（向6英寸InP过渡的风险）[30]、外延能力和工艺IP限制[31]、晶圆厂复杂性（缺陷密度决定良率）[32]、封装和测试作为限速器[33]、以及架构改变（如CPO）转移瓶颈[34]

博通CPO技术产品进展 - 博通宣布其第三代共封装光纤以太网交换机Tomahawk 6 - Davisson产品上市，该产品可提供102.4 Tb/s的带宽 [1] - 新交换机型号为BCM78919，集成16个博通6.4Tbps Davisson DR光学引擎和64个Condor 3nm SerDes核心，每个核心集成8个212.5 Gb/s PAM4 SerDes [15][17] - 与Meta的合作测试显示，博通CPO技术累计实现100万小时400G等效端口设备“无抖动”运行，验证了平台的成熟度和可靠性 [1] - 公司正在研发第四代CPO技术，目标每通道传输速度达400G [23] CPO技术优势与原理 - 在AI集群中，交换机迁移至机架末端导致服务器与交换机距离延长，铜缆在800 Gb/s速度下不切实际，需转向光纤连接 [2] - 传统可插拔光模块存在严重电损耗，在200 Gb/s通道上损耗高达22分贝，每端口功耗达30W [4] - CPO技术将光转换引擎与交换机ASIC并排嵌入，电损耗降低至4分贝，每端口功耗降至9W，省去众多故障组件 [6] - 博通指出CPO通过将光学器件通过单个基板接口放置在任何ASIC旁边，提供最高集成度、最低路径损耗和最低功耗 [8] CPO性能提升与客户效益 - 博通Tomahawk 5 Bailly芯片速度达51.2Tbps，能以5.5W功耗支持800Gbps流量，而前代Tomahawk 4平台在800Gbps链路上功耗约6.4W [10][14] - 博通TH6-Davisson交换机因无需在封装和光模块间传输高速信号，功耗降低约70% [15] - Meta测试数据显示，使用CPO技术可使AI训练效率提高90%，并节省65%成本，可维护性故障率比可插拔产品降低5倍 [19][23] 行业竞争格局与发展趋势 - 英伟达声称通过将光学引擎直接集成到交换机芯片，与可插拔模块相比，CPO功率效率提高3.5倍，信号完整性提高64倍，弹性提高10倍，部署速度提高约30% [8] - 英伟达计划在2026年初推出基于CPO的Quantum-X InfiniBand交换机，提供115 Tb/s吞吐量，支持144个800 Gb/s端口 [24] - 英伟达计划于2026年下半年通过Spectrum-X Photonics平台将CPO引入以太网，SN6810提供102.4 Tb/s带宽，SN6800可扩展至409.6 Tb/s [24][25] - 台积电COUPE平台发展分为三个阶段，第一代提供1.6 Tb/s，第二代目标6.4 Tb/s，第三代目标12.8 Tb/s，以进一步降低功耗和延迟 [26] CPO技术定位与前景 - 共封装光学器件被视为下一代超大规模数据中心支持AI和云基础设施的阶跃式创新 [1][20] - 博通高管认为CPO生态系统日臻成熟，行业投资呈现非常积极的势头 [23] - 英伟达强调共封装光学器件是未来AI数据中心的结构性要求，而非可选增强功能 [25]

英伟达Spectrum-X以太网光子技术 - 公司提出共封装光子学需求以提升AI工厂规模 AI工厂光功率消耗是传统云数据中心17倍 主要因GPU集群增加需要数十光收发器通信[3] - 网络光子学成本占AI工厂总计算能力10% 公司通过Spectrum-X以太网光子技术降低此成本[3] - Spectrum-X采用200G/通道SerDes技术 相比可插拔收发器具有更好信号完整性和更低DSP要求 因光子引擎紧邻交换机ASIC[16] - 1.6Tb/s链路激光器数量从8个减至2个 实现更低功耗和更高传输可靠性[16] - 技术为AI工作负载提供低抖动通信 避免GPU空闲导致高昂成本[17] - 技术提供更高NCCL性能 确保大型基础设施多作业执行不相互干扰[20] - 硅光子解决方案采用硅光子CPO芯片 传输速率达1.6T 集成MRM提供更高带宽同时降低功耗和占用空间[29] - 光子层和电子层采用3D堆叠技术 降低布线复杂性并提高带宽密度[29] - 数据中心采用该技术后能效提高3.5倍 弹性提高10倍 运行时间提高1.3倍[29] - 公司展示首款集成光子技术全尺寸交换机Spectrum-6 102T[30] - 技术实现2倍吞吐量 63倍信号完整性 激光器数量减少4倍 1.6倍带宽密度 激光可靠性提高13倍 取代64个独立收发器[34] - 下一代技术无需耗电连接可插拔光学引擎 节省大量电力[37] - 跨规模网络起始距离约500米 超过后需调整算法适应距离变化[74] - 共封装硅光学器件支持在ISO功率下将GPU性能提高3倍 激光器总数减少约4倍[74] Celestial AI光子结构技术 - 公司光子结构链路技术利用光连接下一代海量GPU和加速器芯片 取代当前电连接[75] - 技术聚焦下方带中介层HBM PFLink拥有包含无源和有源元件硅光子层[80] - 公司将SerDes与通道匹配以实现极高能效 并构建光学MAC实现RAS功能[80] - 使用EAM调制技术 从热学角度看优于环形调制器[81] - 技术可释放前沿阵地 光I/O可发生在ASIC中心 芯片其余部分用于电气I/O如HBM[92] - 在光子结构模块Gen1中用于带交换机连接内存16端口交换机[97] - 公司已完成四次流片[101] Ayar Labs光学I/O技术 - 公司展示UCIe光纤I/O重定时器 制作UCIe芯片组轻松集成光纤I/O到封装 因基于标准[108] - 芯片组是8Tbps级设备 提供大量封装外带宽[108] - 光学I/O芯片帮助使用光学技术进行横向扩展[117] - UCIe是基于标准方式 企业可根据通用规范构建软件包便于集成[122] - 数据重新定时后进入光端 解耦光信号和电信号传输挑战[130] - Chiplet速度达8Tbps[137] - 测试显示230mV眼图 约5天测试所有16 UCIe模块无错误 累积比特达1.8019e+18 BER为0.0000e+00[142] - 一体封装500W设备 热循环测试重要因芯片加热冷却导致材料膨胀收缩改变光传播方式[150] - 端到端测试10小时链路测试结果 公司从EVT进入DVT阶段即将量产[156][159] Lightmatter Passage技术 - 公司推出Passage M1000 将共封装光学器件和硅光子技术带入Chiplet时代[170] - 新解决方案承诺最高达114Tbps带宽 即每个方向57Tbps[184] - 采用3D堆叠芯片 光发射器/接收器需紧凑 GPU芯片连接SerDes SerDes连接光端[188] - 使用硅微环调节光 实现非常紧凑光学I/O[191][193] - 微环直径约15um 功耗约1mW 传输损耗<10dB 兼容O-band和C-band[196] - 公司有16种波长激光称为Lightmatter指南[196] - 设备具光路交换功能实现冗余[211] - M1000是迈向超过200Tbps XPU和超过400Tbps带宽交换机第一步[224] - 公司表示已做好生产准备 将在SC25大会公开演示[226][231] 行业动态与创新 - 曦智科技联合燧原科技推出国内首款xPU-CPO光电共封芯片[233] - OpenLight Photonics完成3400万美元A轮融资 加速硅光子学过渡[234] - 硅光子学解决AI连接瓶颈 因网络限制大多数AI开发者仅利用约25% GPU容量[234] - 公司设计构建光子专用集成电路(PASIC) 为光互连提供动力[235] - PASIC帮助使现有基于光子学互连速度更快 传统硅光子学性能上限约每波导200Gbps[236] - 公司提供设计服务和工艺设计套件(PDK) 基于磷化铟和硅光子学异构集成[236] - 客户可定制PASIC 首批客户2025年底开始生产 2026年带来首笔专利费收入[237] - 计划扩展PDK库 提供速率达400Gbps调制器和更先进片上激光技术[238] - 光互连快速采用不可避免 因AI模型数据需求增加和降低基础设施成本愿望[239]

行业技术趋势 - AI GPU集群通信需求增长推动光通信技术应用 转向硅光子互连与共封装光学器件(CPO)实现更高传输速率和更低功耗[2] - 铜缆在800Gb/s速度下不实用 服务器到交换机及交换机间链路需光纤连接 因距离延长使铜缆不切实际[4] - 可插拔光模块存在局限性 信号离开ASIC后转换产生严重电损耗 200Gb/s通道损耗达22分贝 每端口功耗增至30W[6] - CPO技术将光转换引擎与交换机ASIC并排嵌入 电气损耗降至4分贝 每端口功耗降至9W 减少故障组件并简化光互连实施[8] - CPO相比可插拔模块功率效率提高3.5倍 信号完整性提高64倍 弹性提高10倍 部署速度提高约30%[8] 公司产品规划 - NVIDIA下一代Quantum-X和Spectrum-X光子互连解决方案2026年上市[2] - Quantum-X InfiniBand交换机2026年初推出 提供115Tb/s吞吐量 支持144个800Gb/s端口 集成ASIC具14.4TFLOPS网络处理能力 采用液冷散热[9] - Spectrum-X Photonics平台2026年下半年推出 基于Spectrum-6 ASIC SN6810提供102.4Tb/s带宽和128个800Gb/s端口 SN6800可扩展至409.6Tb/s带宽和512个800Gb/s端口 采用液冷技术[11] - CPO交换机支持生成式AI应用 减少数千分立组件 提升安装速度、维护便捷性和连接功耗 改善启动时间、首次令牌时间及可靠性[13] - 共封装光学器件成为未来AI数据中心结构性要求 定位为超越竞争对手的关键优势[13] 技术合作与发展 - NVIDIA路线图与台积电COUPE平台紧密相关 分三个阶段发展[2][15] - 台积电第一代COUPE采用SoIC-X封装技术 堆叠65纳米EIC与PIC 具低阻抗和高能效 用于OSFP连接器 数据传输速率达1.6Tb/s[15][18] - 第二代COUPE集成到CoWoS封装 光学器件与交换机共封装 实现6.4Tb/s主板级光互连[2][18] - 第三代COUPE目标集成到处理器封装 传输速率达12.8Tb/s 进一步降低功耗和延迟[2][18]

共封装光学技术(CPO)概述 - 共封装光学器件(CPO)通过将光/电转换靠近交换芯片，显著提高带宽并降低功耗，简化了组件结构并减少电子信号传输距离 [2] - 该技术采用先进封装，用硅光收发器芯片包围网络芯片，光纤直接连接封装，仅激光器保持外部，每八个数据链路仅需一个激光器 [2] - 行业专家认为CPO是"酝酿已久"的技术，但此前因缺乏标准化和工程复杂性未获广泛采用 [3][4] 技术优势与行业需求 - 传统可插拔光收发器功耗达20W-40W/模块，在40万GPU的数据中心中消耗总GPU功耗的10%（40兆瓦），其中24兆瓦仅用于激光器供电 [4] - Nvidia的1.6T CPO端口功耗仅9W，较传统30W可插拔方案降低70%，功率效率提升3.5倍 [5][17] - CPO可减少63倍信号传输延迟，提高10倍网络抗中断能力，并加速30%数据中心部署速度 [18] 封装技术路径 - **2D集成**：PIC与EIC并置PCB，成本低但寄生电感高，限制带宽 [6] - **2.5D集成**：通过TSV中介层连接，提升I/O密度但成本增加，寄生效应仍存 [7] - **3D集成**：采用TSV/混合键合堆叠EIC与PIC，显著降低寄生效应但散热挑战大 [9][10] - **3D单片集成**：光子与电子元件同芯片集成，简化封装但受限于旧工艺节点 [11] Nvidia的CPO解决方案 - 基于微环调制器(MRM)技术，台积电COUPE工艺制造，单封装集成18个硅光子引擎，实现324光连接/288数据链路，总吞吐4.8Tb/s [16] - 合作伙伴包括台积电、Lumentum等11家企业，采用液冷设计，2024下半年推出Quantum-X交换机，2026年推出Spectrum-X [17][18] - Quantum-X提供144个800Gb/s端口，Spectrum-X支持128/512端口，总带宽达100Tb/s/400Tb/s [18][19] 竞品对比与行业动态 - Broadcom采用Mach-Zender调制器推出51.2T CPO交换机，功耗降低50%，但技术路线较保守 [22][23] - Nvidia的MRM方案更紧凑但对温度敏感，Broadcom的MZM更成熟但体积大、光损耗高 [24] - 初创公司如Ayar Labs正探索将光学互连集成至GPU封装，Lightmatter研发3D堆叠光子基板 [28] 未来发展趋势 - CPO将成为百万级GPU数据中心的必备技术，Nvidia计划2028年实现NVLink光学互连 [29] - 现有硅调制器可能限制在400Gb/s以下，铌酸锂等新材料有望突破速率瓶颈 [26] - 行业需解决异构集成成本、热管理及标准化问题，可插拔光学器件仍将持续迭代 [26][29]