业绩预期 - 阿斯麦将于7月16日公布第二季度业绩 摩根士丹利预计订单量可观 主要受益于中国市场需求和台积电复苏 [1] - 摩根士丹利预计2025年第二季度订单量将超过40亿欧元 中国市场销售额占比可能从20%提升至25% [1] - 市场预计阿斯麦将公布稳健业绩 订单金额超过40亿欧元 主要驱动因素是中国需求转折点和台积电EUV订单恢复 [2] - 摩根士丹利预计阿斯麦可能上调2025财年中国销售比例指引至27%-29% 此前为25% 并有望达到325亿欧元收入指引中间值 [2] EUV技术发展 - 从2017年N7节点到2023年N3节点 阿斯麦收入从90亿欧元增长至280亿欧元 复合年增长率约20% 显著高于晶圆制造设备行业平均水平 [3] - EUV技术引入后收入加速增长 但摩根士丹利预计未来设备性能增长将转向系统性能 因光刻层数增长已达极限 [3] 行业周期分析 - 当前周期缺乏特殊增长驱动因素 阿斯麦需依赖产能扩充和中国受补贴支持的支出 但基础设施建设对领先领域设备支出影响有限 [4] - 缺乏个人电脑和智能手机等终端市场支持 台积电不太可能重现2022财年资本支出大幅增长情况 预计2027财年前不会再现 [4] - 市场结构更高效(1家代工厂而非3家) 摩根士丹利预计2024-2027年阿斯麦营收增长率将保持在11%-13%水平 [4]

ASML在日本扩张计划 - ASML计划将日本极紫外光刻机(EUV)员工人数扩增5倍[1] - 公司将在2027年前将日本维护人员规模增加到100人[2] - EUV技术被视为制造下一代高性能芯片的核心技术[1] 日本半导体产业发展 - 日本本土企业Rapidus计划本月启动2纳米工艺试产[1] - Rapidus目标在2027年前实现2纳米工艺全面量产[1] - ASML扩张将助力日本半导体产业技术升级与人才培养[1] EUV设备重要性 - EUV设备意外停机每分钟造成数千美元机会损失[2] - 芯片制造涉及数百至上千道工序[2] - 维修团队需要全天候驻扎在客户工厂附近[2] 市场影响与展望 - ASML扩张表明对日本市场的信心[2] - 此举预示未来在半导体技术方面更多合作机会[2] - 全球对高性能芯片需求快速增长推动行业扩张[1]

EUV技术发展现状 - EUV技术已突破10nm及以下制程限制，展现出不可替代优势[1] - 英特尔、imec、美光、三星等公司近期宣布重要进展，加速EUV商用应用[1] - High NA EUV光刻机成为2025年SPIE大会讨论焦点[2] 英特尔High NA EUV应用 - 英特尔首家购买High NA EUV光刻机，每台价值3.5亿欧元[3] - 使用两台ASML High-NA Twinscan EXE:5000实现季度处理30,000片晶圆[3] - 高数值孔径机器仅需一次曝光和"个位数"处理步骤，完成传统三次曝光40步骤工作[3] - 正在测试18A制造技术，计划用于14A（1.4nm级）芯片生产[3] High NA EUV技术优势 - ASML Twinscan EXE工具单次曝光实现8nm分辨率，显著优于低NA EUV的13.5nm[4] - 高NA EUV将曝光场减少一半，需要芯片设计变更[4] - 不同芯片制造商对高NA EUV采用策略存在差异[4] imec技术突破 - imec实现单次High NA EUV曝光20nm间距金属线结构，良率达90%以上[5][6] - 测试结构（蛇形和叉形）显示随机缺陷数量较少[6] - 电子测试验证了High NA EUV光刻扫描仪及其生态系统能力[8] - 预计2025-2026年实现High NA EUV大批量生产[8] 美光EUV应用进展 - 美光首次在1γ DRAM节点采用EUV技术，推出16Gb DDR5设备[11] - 新器件功耗降低20%，位密度提高30%[11] - 1γ工艺结合EUV与多重图案化DUV技术[15] - 计划使用1γ技术制造GDDR7、LPDDR5X等产品[15] - 获得日本政府465亿日元补助，计划投资5000亿日元[16] 存储厂商竞争格局 - 三星最早将EUV应用于DRAM生产，14nm工艺采用5个EUV层[14] - SK海力士2021年将EUV应用于10nm级第四代DRAM[14] - 美光加入EUV竞争，三家存储厂商技术路线差异明显[17] - 三星和SK海力士计划2023年下半年引入High NA EUV机器[17] 三星EUV薄膜技术 - 三星决定采购日本三井化学EUV光罩薄膜，价值数十亿韩元[22] - 三井化学纳米管薄膜年产能将达5,000片[22] - 三星自主研发EUV薄膜透射率达88%，但商用需90%以上[23] - 推动EUV薄膜国产化，开发碳纳米管薄膜技术[25] 新兴光刻技术 - 瑞典AlixLabs开发原子层蚀刻间距分割技术(APS)[26] - APS可在硅片上蚀刻5nm以下特征，无需多重图案化[27] - 技术可降低成本和环境影响，beta工具将于2025年推出[27]