文章核心观点 - 半导体技术发展的瓶颈已从晶体管微缩转向互连，先进封装成为新的前沿领域 [2] - 硅中介层和硅通孔是实现高密度2.5D/3D集成的关键技术，能显著提升带宽和系统性能 [2][4] - 下一代发展趋势是采用更大尺寸的硅通孔，其直径可达50μm，深度可达300μm，以应对高性能计算、人工智能等领域对电气性能、散热和制造良率的更高要求 [2][11][16] 互连技术演进历程 - 互连技术从20世纪标准的引线键合，发展到倒装芯片封装，再到21世纪初出现的硅中介层 [4] - 硅中介层提供了重分布层用于细间距布线、密集型硅通孔阵列用于垂直集成，成为高性能集成的平台 [4] - 硅中介层和硅通孔的创新推动了如Xilinx FPGA Virtex 7、GPU和AI加速器等突破性技术的出现 [4] 硅中介层的功能与材料 - 中介层是连接硅芯片和印刷电路板的中间层，为异构集成组件中的芯片提供安装表面、连接和重新连接到封装基板的功能 [6] - 中介层通常由硅、玻璃或有机衬底制成，完全由代工厂制造，台积电是主要供应商 [7] - 硅中介层的一个主要应用是将高带宽内存连接到高速处理器，单个HBM传输速率最高可达256 GB/s，多个HBM与GPU集成可实现1TB/s或更高的数据传输速率 [7] 更大尺寸硅通孔的优势与驱动 - 传统硅通孔直径通常为5-10μm，深度为50-100μm，正向下一代直径可达50μm、深度可达300μm的硅通孔过渡 [11] - 更大尺寸硅通孔的优势包括：支持更高的数据速率和信号并行传输、承载更大电流且电阻更低、降低电感以增强高频信号完整性、更有效地散热、简化制造工艺提高良率、使更厚的中介层更坚固耐用 [11][15] - 小型硅通孔难以满足人工智能、高性能计算、5G基础设施及汽车电子等领域对电流、散热、带宽和信号完整性的高要求 [11][16] 更大尺寸硅通孔的挑战与应用 - 更大硅通孔的挑战包括：铜和硅热膨胀系数不匹配加剧机械应力、减少中介层上的可用布线空间、因使用更多铜而增加材料成本 [13] - 预计更大尺寸硅通孔将应用于需要海量带宽和可靠电源的高性能计算服务器和百亿亿次级超级计算机、训练大型AI神经网络所需的超高速HBM链路、需要信号完整性的5G基础设施系统，以及需要坚固封装和可靠散热的汽车高级驾驶辅助系统和自动驾驶系统 [16] - 未来中介层将向集成更多功能与材料、采用对抗应力的新材料、嵌入先进冷却技术以及实现成本缩放以应用于消费电子等方向演进 [16]

文章核心观点 - 文章系统性地阐述了半导体芯片内部的互连技术，包括其基本组成元素、材料、制造工艺以及更高层次的互连系统（如总线和片上网络），揭示了先进制程下互连技术面临的挑战与发展方向 [2][4][49] 互连的组成元素 - 一个典型的硅芯片包含五种主要互连元素：用于传输信号的金属线、连接不同金属层的通孔、连接晶体管端子的局部互连、连接金属层与晶体管的接触孔，以及穿透硅体的硅通孔 [4][6] - 芯片制造分为前端工艺（制造晶体管）和后端工艺（构建互连层） [6] - 先进制程节点可拥有多达15层金属线路 [4] 金属线与通孔的构建 - 金属互连材料经历了从铝到铜的转变，铜因更强的导电性在约130nm节点后成为主流 [22] - 铜互连采用双镶嵌工艺：先在介电层刻蚀沟槽，沉积阻挡层和衬层后电镀填充铜，再用化学机械抛光去除多余材料 [25][26] - 铜的扩散问题通过沉积氮化钽阻挡层和钽衬层来解决 [26] - 除铜铝外，钨常用于接触孔和通孔，钴因其在超细线路中的优势已用于一些先进节点，钌和钼是潜在替代材料但尚未量产 [30] 互连设计与挑战 - 布线方式从早期的二维曼哈顿布线发展为先进节点的一维布线，后者限制每层线路方向单一，用通孔替代拐角，但通孔电阻通常高于金属线 [7][10] - 互连间距过近会导致串扰，需使用低介电常数材料隔离，二氧化硅的介电常数为3.9，低K材料通过掺杂或引入微孔实现，空气间隙是理想介电体但缺乏支撑 [32][33][37] - 对于晶体管栅极等需要高电容的场景，则使用氧化铪等高介电常数材料 [38][40] - 硅通孔深度可达200微米，纵横比目前最大为50:1，制造需深反应离子刻蚀、沉积二氧化硅阻挡层，并在填充金属后研磨晶圆背面 [42][43][45] - TSV因尺寸和应力问题需占用较多硅面积并设置禁止区域，但能提供高连接数，是高带宽内存等技术的关键 [45][47] 电源、热管理与片上电容 - 电源与接地线通常与信号线共享顶层更厚的金属层以承载高电流 [48] - 去耦电容从外部PCB逐步集成到芯片内部，可利用金属层堆叠形成金属-氧化物-金属电容 [48] - 部分TSV作为“热管”仅用于导热，不传输电信号，常用于高功耗处理器 [48] 互连系统：总线 - 总线是相关信号线的集合，用于简化多位数据的传输，现代总线宽度可超过1000根线路 [50][53] - 总线带宽计算公式为：带宽 = 时钟频率 × 总线宽度 × 格式因子（SDR为1，DDR为2） [57][58] - 例如，一个64位DDR内存总线在1000 MHz时钟下，带宽为 1000 MHz × 64 × 2 = 128,000 Mbps [58] - 并行总线需处理线间偏移问题，可采用源同步或目标同步时钟方案；串行总线将时钟嵌入数据，多用于芯片间通信 [60][61] - 总线可采用多点连接并需要仲裁器，负载过重时可通过桥接器分段以提升性能 [61][64][66] - 片上总线常见实现包括Arm的AMBA架构及其变种，总线输出需使用三态或“有线或”结构以避免冲突 [67][69][71] - 为追求高性能内存访问，可采用紧耦合存储器，通过点对点连接直接对接处理器 [72][74] 互连系统：片上网络 - 现代复杂SoC普遍采用片上网络作为更高层次的互连抽象，以取代笨重的传统总线 [75] - NoC将数据打包成数据包进行路由，支持单播、广播和多播等多种寻址方式 [75][77][78] - 在网格拓扑中，数据通过交叉开关节点路由，每穿越一个节点称为一跳，跳数影响延迟 [79][81] - 数据包交换方式主要有存储-转发和直通转发，后者能显著降低延迟但牺牲了完整的逐跳错误检测能力 [81][83][84] - 虫洞交换是直通转发的变体，将数据包分割为更小的流控制单元传输，进一步减少延迟 [85] - 网络交换器可分为阻塞型和非阻塞型，后者电路资源更多但能避免内部资源争用 [86][88] - 泛洪是一种简单但低效的路由替代方案，数据包向所有方向广播，需依赖生存时间等机制控制传播 [89][90]