文章核心观点 - 半导体封装互连技术已从传统的芯片和PCB两级结构，演进为包含芯片、堆叠层、中介层、基板、PCB在内的五层复杂系统，这极大地提升了系统集成度和设计灵活性，但也带来了散热、信号完整性、成本及设计验证等多方面的严峻挑战 [1][3][12][18] 互连层级的演进与定义 - 互连“平台”定义为互连所在位置，历史上仅有两级：集成电路（IC）内部的金属布线和印刷电路板（PCB）上的金属布线，两者均可包含多层布线 [1] - 传统上，芯片设计和PCB设计是分离的，芯片布线以纳米为单位，PCB布线以微米/毫米为单位，两者尺度差异可达六个数量级，缺乏中间状态 [3] - 当前互连系统已发展为五层：芯片、堆叠层、中介层、基板、PCB，其中四层位于封装内部，需协同设计与验证 [12][18] 驱动互连复杂化的三大发展趋势 - **性能提升**：信号传输线路至关重要，过长的线路会降低性能，而传统互连方案缺乏介于纳米级芯片和微米级PCB之间的中间尺度 [3] - **芯片功率提升**：功率达到千瓦级时散热困难，旧式封装通过引线框架散热，但该方法已不足以应对需求 [4] - **芯片集成度提高**：单个芯片集成更多电路，导致功率密度（单位面积/体积的功率）增长速度可能超过功率本身，加剧散热挑战 [4] 封装技术的演进：从引线框架到基板与堆叠 - **倒装芯片与基板**：为满足更多I/O和散热需求，倒装芯片封装取代引线框架，将芯片连接到由有机材料制成的基板上，基板本质上是更精密的微型PCB，可有多层布线，成为新的互连层级 [4][5] - **3D堆叠封装**：通过硅通孔（TSV）实现芯片垂直堆叠，但TSV灵活性较低，每个TSV只能传输一个固定信号，其布局是整体划分设计的一部分 [5] - **堆叠封装的散热挑战**：堆叠中间芯片缺乏直接散热路径，热量会在相邻芯片间传递，散热是主要挑战，需依赖侧面散热或改进周围材料 [8] - **键合技术**：传统微凸点互连占主导，混合键合是性能更高但成本也更高的解决方案 [8] 2.5D集成与中介层技术 - **中介层作为第五层**：2.5D集成使用中介层作为中间“PCB”，其线间距比PCB或基板更小，裸芯片安装在中介层或基板上，而非直接安装于PCB [9] - **中介层材料**：可为有机材料（成本更低）或硅材料（可实现更精细尺寸，线间距更小），目前布线层数约四层，预计将增至八到九层 [9] - **中介层的优势**：一是使封装内芯片间连接得以隐藏；二是支持将大型单片系统级芯片（SoC）拆分为多个小芯片（Chiplet），以优化功耗、性能和面积 [10] - **中介层的挑战**：硅中介层厚度增加会导致机械翘曲（金属层厚约1.5至2.0微米，介质层总厚约15至20微米），且成本高于有机中介层 [12] - **成本权衡**：用基板代替中介层是更具成本效益的方案（基板线间距约25至50微米），但有机中介层线间距约2至5微米，对高性能计算应用仍具高实用价值 [12] 设计、验证与集成复杂性的提升 - **协同设计必要性**：五层互连系统要求封装内部四层必须一起设计和验证，打破了芯片与封装设计独立的传统 [12] - **早期架构决策**：互连层级在架构早期提供最大灵活性，例如决定是否拆分单片设计，但各层布线资源显著影响布线性能 [14] - **多物理场验证**：验证范围远超功能验证，需包括结构材料分析、布局规划、翘曲分析、电学仿真、热完整性（功耗、热通量、散热方法）及封装级散热管理（空气流动或液冷） [16] - **集成团队角色**：集成团队需将独立开发的芯片或芯片组整合，并验证信号完整性、电源完整性、抗翘曲鲁棒性及整体散热性能 [17] 电源与信号完整性的新方案 - **电压调节靠近芯片**：互连层增加允许电压调节器置于封装内部（基板或中介层上），而非仅在系统级 [17] - **去耦电容布局优化**：在先进封装中，用于缓冲电压波动的去耦电容可从PCB移至封装下方、基板上或中介层上，甚至可集成到基板或中介层的核心层中 [17] - **性能提升潜力**：五个互连层级均为将电源和去耦电路更靠近芯片提供了机会，目前虽未全部采用，但为未来性能提升预留了空间 [18]

文章核心观点 - 半导体互连架构正从传统的两级（芯片和PCB）演变为复杂的五级系统（芯片、堆叠层、中介层、基板、PCB），这一渐进式演变旨在应对性能、功耗和集成度提升带来的挑战，但也显著增加了设计和验证的复杂性 [1][3][25][26] 互连架构的演变与挑战 - 传统互连采用两级结构：集成电路（IC）本身的金属布线和印刷电路板（PCB）上的金属布线，两者线间距差异可达六个数量级，缺乏中间尺度 [1][3] - 性能提升使得信号传输线路至关重要，过长的线路会降低性能 [3] - 芯片功率提升至千瓦级，散热难度增加，旧式封装通过引线框架和散热器的散热方法已不足够 [4] - 芯片集成度提高导致功率密度（单位面积或体积的功率）增长速度可能超过功率本身，加剧散热挑战 [4] 封装与基板的作用 - 倒装芯片封装取代引线框架，将芯片连接到由有机材料制成的封装基板上，基板成为一种全新的互连方式 [6] - 基板本质上是小型高精度PCB，可有多层布线，其线路可以比PCB上的线路更密集，有助于缩短线路、提高信号质量并提供更多I/O接口散热 [6][7] - 基板允许安装多个芯片，成为封装设计的一部分，改变了芯片与封装设计分离的传统 [7] 三维集成与硅通孔技术 - 通过硅通孔（TSV）技术实现芯片3D堆叠，允许信号在芯片间垂直传输，但每个TSV只能传输一个固定信号，灵活性较低 [9] - 芯片堆叠极大地增加了散热难度，堆叠中间的芯片缺乏有效散热路径，热量会在相邻芯片间传递 [11] - 堆叠结构的键合技术中，传统微凸点互连占主导，但混合键合是性能更高、成本也更高的解决方案 [11] 2.5D集成与中介层 - 2.5D集成利用中介层作为中间“PCB”，其线间距比PCB或基板上的更小，允许安装多个裸芯片 [13] - 中介层可以是成本较低的有机材料或可实现更精细尺寸的硅材料，目前约有四层布线，预计会增加到八到九层 [13] - 使用中介层可将原本在PCB上连接的芯片置于封装内部，或将单片系统级芯片（SoC）分割成多个小芯片，以提高功耗、性能和面积 [14] - 硅中介层线间距最小但成本高，有机中介层线间距约为2至5微米，基板线间距约为25至50微米，用基板代替中介层是更具成本效益的方案，但中介层对高性能计算应用仍有很高实用价值 [16] 设计与验证复杂性的提升 - 五层互连系统的设计和验证过程比过去复杂得多，封装内部的四层必须一起设计和验证 [17] - 早期架构设计阶段需评估包括是否需要封装盖在内的机械与散热方案，互连层级的选择影响布线性能和分区效果 [18] - 验证工作从早期开始，范围包括结构材料分析、布局规划、翘曲分析、电学仿真、功耗、热通量、散热方法评估以及多物理场分析 [20] - 集成团队需验证功能、信号完整性、电源完整性、抗翘曲鲁棒性及整体散热性能，而不仅仅是估算 [21] 电源传输与信号完整性的优化 - 互连层增加使得电压调节可更靠近芯片，电压调节器可置于封装内部，安装在基板或中介层上 [23] - 去耦电容可移至封装下方、基板上或中介层上，新技术使其能集成到基板或中介层的核心层中，以缓冲电压波动、提高信号完整性 [23] - 所有五个互连层级都为将电源和去耦电容电路更靠近芯片提供了机会，未来可能在所有层级采用以提升性能极限 [23]

硅通孔(TSV)技术概述 - 硅通孔是现代三维集成电路技术的基础技术之一，提供垂直互连，穿过硅片连接堆叠芯片，形成短而低延迟的信号路径 [1] - 该技术涉及TSV间距、寄生参数、堆叠芯片、先进封装、混合键合、中介层、微凸块和可靠性等基本概念 [1] TSV结构与制造 - TSV本质上是一种垂直金属塞，通常由铜制成，嵌入硅芯片的厚度方向 [3] - 经典制造流程包括深反应离子刻蚀、衬垫层和阻挡层沉积、铜电化学沉积以及背面减薄以暴露通孔 [3] - 根据通孔在工艺流程中的引入时间，TSV可分为先通孔型、中间通孔型和后通孔型，其中中间通孔型最常用于高密度逻辑存储器堆叠结构 [3] TSV间距与设计挑战 - TSV间距是直接影响系统设计选择的关键参数，更小的间距可以在单位面积内实现更多的垂直互连，从而支持堆叠芯片之间更高的带宽 [5] - 减小间距会带来相邻TSV之间寄生耦合增强、机械应力增大以及较大的综合禁入区会降低布局灵活性等挑战 [8] - TSV间距的选择成为电气性能、机械可靠性和物理设计约束的联合优化 [8] TSV寄生参数及其影响 - TSV是一种复杂的三维结构，其寄生参数必须在流程早期进行精确建模，这些参数会影响信号完整性、时序收敛、功率传输和跨层通信 [7] - 电容方面，TSV相当于一个金属-绝缘体-半导体电容器，较高的TSV电容会增加延迟、降低噪声容限，并引入串扰，电容值取决于通孔直径、氧化层厚度和衬底特性 [7] - 电阻方面，对于高频信号，铜填充电阻不可忽略，对于宽带存储器和高速SerDes路径，TSV电阻直接影响插入损耗和每比特功耗效率 [7] - 电感方面，TSV的垂直几何形状可能会对快速边缘和GHz范围的元件引入明显的电感行为，从而影响阻抗匹配和眼图裕量 [7] TSV布局规则与可靠性 - TSV的插入会显著改变芯片的物理布局，与位于后端互连层的金属互连不同，TSV垂直切割有源硅片，因此需要严格的布局规则 [9] - 每个TSV都需要一个禁入区，即一个排除区域，任何有源器件或敏感互连都不能放置在该区域内，这对于防止掺杂失真、迁移率下降、漏电流偏移以及应力引起的晶体管性能变化至关重要 [12] - 禁入区尺寸通常受TSV直径和间距、工艺节点以及衬底机械特性的影响，在设计流程中，禁入区区域会在TSV生成过程中自动创建，并插入布局阻塞 [12] - 铜的热膨胀系数高于硅，在温度循环过程中，铜的膨胀和收缩与周围的硅不同，这会导致局部应力，进而可能改变晶体管的特性，造成分层或开裂，增加时序偏差，并影响长期可靠性 [12] - 为减轻这些压力影响，可插入接地或伪TSV作为应力缓冲层，将TSV的放置位置分散以减少局部热点，并采用具有热感知能力的平面图将发热模块远离TSV集群 [13] TSV与微凸点的比较及优势 - TSV常被拿来与微凸点进行比较，尤其是在2.5D中介层设计和传统芯片间键合的背景下，TSV的根本优势在于其垂直路径长度要短得多，通常只有几十微米，而微凸点的路径长度则为几百微米 [12] - TSV能够显著提高垂直带宽密度，因为它们可以在更小的空间内支持更多的并行连接，高带宽内存等内存堆栈依靠密集的TSV阵列来实现每个堆栈数Tb/s的带宽 [15] - 微凸点对于跨中介层的芯片式接口仍然可行，但无法与TSV密度相媲美，无法实现真正的垂直堆叠 [15] - 由于TSV的路径长度短且RC延迟降低，因此可提供更低的互连延迟，而微凸点互连引入了更长的路径和额外的寄生层，增加了高性能计算工作负载的延迟 [15] - TSV可以兼作导热通道，帮助垂直方向散热，而微凸点则不具备同样的散热优势，然而，TSV也会引入热应力，因此需要采用平衡的布局策略 [15] TSV预算与设计考量 - 工程团队必须在3D集成电路设计阶段早期确定其TSV预算，该预算会影响芯片尺寸、分区策略、带宽目标以及整体封装经济性 [15] - TSV预算编制的关键考虑因素包括信号TSV、电源TSV、热敏TSV和冗余TSV，分别用于存储器通道、跨层网络和宽数据通路，用于垂直输电网络，用于高功率逻辑堆栈中的散热，以及用于提高良率和可靠性 [16] TSV验证要求 - 基于TSV的架构引入了与2D-IC设计截然不同的验证要求 [15] - 电气验证包括TSV阵列寄生虫的精确提取、包含跨层路径的时间分析、垂直电力网络的信号完整性/电源完整性分析以及电磁干扰-红外验证TSV密集区域 [22] - 物理验证包括禁入区重叠规则检查、TSV与有源电路之间的最小间距、堆叠芯片间的对准验证以及层间连通性检查 [22] - 可靠性验证包括长期可靠性方面的考虑，例如热膨胀系数诱发的疲劳、TSV衬里开裂、铜泵和压力迁移 [20] TSV与混合键合的应用场景 - 混合键合和TSV是互补的，两者在特定的设计环境中各有价值 [20] - 混合键合适用于需要超细间距（小于10 µm）、需要最高的互连密度和最低的寄生效应、必须最大限度地提高各层级之间的路由灵活性，以及每比特功耗是人工智能加速器和高性能计算逻辑堆栈的优先考虑因素的情况 [22] - TSV适用于需要穿过较厚的硅片、高导热性是有益的、电力输送需要垂直布线、内存堆叠需要高带宽密度，以及2.5D中介层需要与封装基板建立通路的情况 [26] - 混合键合技术在逻辑电路堆叠方面表现出色，而TSV对于逻辑存储器集成、基于中介层的2.5D结构以及电源传输至关重要 [26]

文章核心观点 - 半导体技术发展的瓶颈已从晶体管微缩转向互连，先进封装成为新的前沿领域 [2] - 硅中介层和硅通孔是实现高密度2.5D/3D集成的关键技术，能显著提升带宽和系统性能 [2][4] - 下一代发展趋势是采用更大尺寸的硅通孔，其直径可达50μm，深度可达300μm，以应对高性能计算、人工智能等领域对电气性能、散热和制造良率的更高要求 [2][11][16] 互连技术演进历程 - 互连技术从20世纪标准的引线键合，发展到倒装芯片封装，再到21世纪初出现的硅中介层 [4] - 硅中介层提供了重分布层用于细间距布线、密集型硅通孔阵列用于垂直集成，成为高性能集成的平台 [4] - 硅中介层和硅通孔的创新推动了如Xilinx FPGA Virtex 7、GPU和AI加速器等突破性技术的出现 [4] 硅中介层的功能与材料 - 中介层是连接硅芯片和印刷电路板的中间层，为异构集成组件中的芯片提供安装表面、连接和重新连接到封装基板的功能 [6] - 中介层通常由硅、玻璃或有机衬底制成，完全由代工厂制造，台积电是主要供应商 [7] - 硅中介层的一个主要应用是将高带宽内存连接到高速处理器，单个HBM传输速率最高可达256 GB/s，多个HBM与GPU集成可实现1TB/s或更高的数据传输速率 [7] 更大尺寸硅通孔的优势与驱动 - 传统硅通孔直径通常为5-10μm，深度为50-100μm，正向下一代直径可达50μm、深度可达300μm的硅通孔过渡 [11] - 更大尺寸硅通孔的优势包括：支持更高的数据速率和信号并行传输、承载更大电流且电阻更低、降低电感以增强高频信号完整性、更有效地散热、简化制造工艺提高良率、使更厚的中介层更坚固耐用 [11][15] - 小型硅通孔难以满足人工智能、高性能计算、5G基础设施及汽车电子等领域对电流、散热、带宽和信号完整性的高要求 [11][16] 更大尺寸硅通孔的挑战与应用 - 更大硅通孔的挑战包括：铜和硅热膨胀系数不匹配加剧机械应力、减少中介层上的可用布线空间、因使用更多铜而增加材料成本 [13] - 预计更大尺寸硅通孔将应用于需要海量带宽和可靠电源的高性能计算服务器和百亿亿次级超级计算机、训练大型AI神经网络所需的超高速HBM链路、需要信号完整性的5G基础设施系统，以及需要坚固封装和可靠散热的汽车高级驾驶辅助系统和自动驾驶系统 [16] - 未来中介层将向集成更多功能与材料、采用对抗应力的新材料、嵌入先进冷却技术以及实现成本缩放以应用于消费电子等方向演进 [16]

文章核心观点 - 文章系统性地阐述了半导体芯片内部的互连技术，包括其基本组成元素、材料、制造工艺以及更高层次的互连系统（如总线和片上网络），揭示了先进制程下互连技术面临的挑战与发展方向 [2][4][49] 互连的组成元素 - 一个典型的硅芯片包含五种主要互连元素：用于传输信号的金属线、连接不同金属层的通孔、连接晶体管端子的局部互连、连接金属层与晶体管的接触孔，以及穿透硅体的硅通孔 [4][6] - 芯片制造分为前端工艺（制造晶体管）和后端工艺（构建互连层） [6] - 先进制程节点可拥有多达15层金属线路 [4] 金属线与通孔的构建 - 金属互连材料经历了从铝到铜的转变，铜因更强的导电性在约130nm节点后成为主流 [22] - 铜互连采用双镶嵌工艺：先在介电层刻蚀沟槽，沉积阻挡层和衬层后电镀填充铜，再用化学机械抛光去除多余材料 [25][26] - 铜的扩散问题通过沉积氮化钽阻挡层和钽衬层来解决 [26] - 除铜铝外，钨常用于接触孔和通孔，钴因其在超细线路中的优势已用于一些先进节点，钌和钼是潜在替代材料但尚未量产 [30] 互连设计与挑战 - 布线方式从早期的二维曼哈顿布线发展为先进节点的一维布线，后者限制每层线路方向单一，用通孔替代拐角，但通孔电阻通常高于金属线 [7][10] - 互连间距过近会导致串扰，需使用低介电常数材料隔离，二氧化硅的介电常数为3.9，低K材料通过掺杂或引入微孔实现，空气间隙是理想介电体但缺乏支撑 [32][33][37] - 对于晶体管栅极等需要高电容的场景，则使用氧化铪等高介电常数材料 [38][40] - 硅通孔深度可达200微米，纵横比目前最大为50:1，制造需深反应离子刻蚀、沉积二氧化硅阻挡层，并在填充金属后研磨晶圆背面 [42][43][45] - TSV因尺寸和应力问题需占用较多硅面积并设置禁止区域，但能提供高连接数，是高带宽内存等技术的关键 [45][47] 电源、热管理与片上电容 - 电源与接地线通常与信号线共享顶层更厚的金属层以承载高电流 [48] - 去耦电容从外部PCB逐步集成到芯片内部，可利用金属层堆叠形成金属-氧化物-金属电容 [48] - 部分TSV作为“热管”仅用于导热，不传输电信号，常用于高功耗处理器 [48] 互连系统：总线 - 总线是相关信号线的集合，用于简化多位数据的传输，现代总线宽度可超过1000根线路 [50][53] - 总线带宽计算公式为：带宽 = 时钟频率 × 总线宽度 × 格式因子（SDR为1，DDR为2） [57][58] - 例如，一个64位DDR内存总线在1000 MHz时钟下，带宽为 1000 MHz × 64 × 2 = 128,000 Mbps [58] - 并行总线需处理线间偏移问题，可采用源同步或目标同步时钟方案；串行总线将时钟嵌入数据，多用于芯片间通信 [60][61] - 总线可采用多点连接并需要仲裁器，负载过重时可通过桥接器分段以提升性能 [61][64][66] - 片上总线常见实现包括Arm的AMBA架构及其变种，总线输出需使用三态或“有线或”结构以避免冲突 [67][69][71] - 为追求高性能内存访问，可采用紧耦合存储器，通过点对点连接直接对接处理器 [72][74] 互连系统：片上网络 - 现代复杂SoC普遍采用片上网络作为更高层次的互连抽象，以取代笨重的传统总线 [75] - NoC将数据打包成数据包进行路由，支持单播、广播和多播等多种寻址方式 [75][77][78] - 在网格拓扑中，数据通过交叉开关节点路由，每穿越一个节点称为一跳，跳数影响延迟 [79][81] - 数据包交换方式主要有存储-转发和直通转发，后者能显著降低延迟但牺牲了完整的逐跳错误检测能力 [81][83][84] - 虫洞交换是直通转发的变体，将数据包分割为更小的流控制单元传输，进一步减少延迟 [85] - 网络交换器可分为阻塞型和非阻塞型，后者电路资源更多但能避免内部资源争用 [86][88] - 泛洪是一种简单但低效的路由替代方案，数据包向所有方向广播，需依赖生存时间等机制控制传播 [89][90]