与台积电的合作深化 - 公司扩展与台积电的合作，专注于提供经认证的设计流程、先进IP和多芯片解决方案，以满足高性能AI和SoC技术日益增长的需求 [1] - 公司的数字和模拟流程已在台积电的N2P和A16工艺上获得认证，并得到NanoFlex架构支持，这些解决方案结合Synopsys.ai有助于优化芯片性能、降低功耗并加速产品上市时间 [2] - IC Validator在台积电A16工艺上获得认证，增强了物理验证能力，实现更快、更可靠的设计签核 [2] - 3DIC Compiler平台是关键创新，支持先进的3D堆叠和CoWoS封装技术，该工具已助力多个客户完成设计定案，显示出其在提高生产效率和支持复杂多芯片设计方面的有效性 [3] - 公司正与台积电就硅光子技术进行合作，通过其针对TSMC-COUPE的AI优化光子流程，解决AI系统中的性能和热管理挑战 [3] 全面的IP产品组合 - 公司的综合IP产品组合提供对PCIe 7.0、UCIe、HBM4和1.6T以太网等领先标准的支持 [4] - 针对台积电N5A和N3A节点的专用汽车IP增强了安全性和可靠性，目标市场包括AI、汽车和高性能计算 [4] 广泛的行业合作伙伴关系 - 除台积电外，公司还与英特尔和Arm控股等领先半导体公司建立了牢固的合作伙伴关系，以推进芯片设计和加速创新 [6] - 与英特尔的合作侧重于为其最新的工艺技术（包括最新的18A工艺节点）提供设计流程和IP解决方案，公司的工具支持英特尔的先进节点，帮助工程师优化下一代处理器的性能、功耗和面积 [7] - 合作还扩展到验证和物理设计，确保英特尔的客户能够实现更快的设计定案并降低集成风险 [7] - 公司与Arm控股紧密合作，提供与Arm的CPU、GPU和AI核心兼容的EDA工具和广泛的IP组合，包括针对基于Arm设计优化的接口IP、内存解决方案和安全特性 [8] - 与Arm的合作确保利用其架构的客户能够快速集成组件、满足功耗和性能目标并加速产品上市时间 [8] 战略定位与行业影响 - 强化的合作巩固了公司作为先进芯片开发关键合作伙伴的地位，凭借台积电的工艺领导力和公司广泛的EDA及IP产品组合，公司处于有利地位，能够推动AI和多芯片时代的长期增长 [5] - 与台积电、英特尔和Arm等公司的合作伙伴关系使公司能够应对AI、汽车和物联网芯片不断增长的需求，同时支持行业标准和新兴技术 [9] - 这些合作凸显了公司在半导体生态系统中的战略作用，将其定位为前沿和广泛采用的芯片平台上创新的关键推动者 [9]

公司与行业合作 - 新思科技与台积电持续紧密合作，共同提供支持台积电先进制程和封装技术的多芯片解决方案，涵盖EDA和IP产品 [2] - 合作成果包括经过认证的数字和模拟流程，以及基于台积电N2P和A16制程并采用NanoFlex架构的Synopsys.ai，助力AI芯片和多芯片设计创新 [3] - 双方合作已促成多家客户完成设计定案 [2] EDA流程与平台认证 - 新思科技的模拟和数字流程以及Synopsys.ai已在台积电N2P和A16制程上获得认证，采用台积电NanoFlex架构，旨在优化性能、功耗并将芯片设计扩展至先进半导体技术 [3] - 针对台积电A16 Super Power Rail制程的认证能力改善了电源分配和系统性能，同时保持了背面布线设计的热稳健性 [3] - IC Validator签核物理验证解决方案已通过台积电A16制程认证，支持DRC和LVS检查，其高容量弹性架构可扩展PERC规则以处理N2P全路径静电放电验证，并改进周转时间 [5] - 公司正与台积电合作开发A14制程的设计流程，其首个工艺设计工具包计划于2025年下半年发布 [3] 3DIC与先进封装技术 - 新思科技的3DIC Compiler统一探索到签核平台已支持台积电SoIC技术，包括3D堆叠设计、硅中介层和CoWoS技术，并已实现多个客户设计定案 [6] - 该平台提供自动化UCIe和HBM布线、TSV和凸点规划以及多芯片签核验证功能，可帮助客户提高生产力和缩短周转时间 [6] 硅光子学与AI优化流程 - 双方在硅光子学领域的合作促成了针对台积电COUPE技术的AI优化光子IC流程，旨在提升系统性能并满足多芯片和AI设计中的多波长与热需求 [7] IP产品组合 - 新思科技提供业界最全面的基础IP和接口IP组合，针对台积电N2P/N2X等下一代制程进行优化，支持最新高性能标准，如HBM4、1.6T以太网、UCIe、PCIe 7.0和UALink [8] - IP产品组合包含针对汽车、物联网和高性能计算的强大路线图，以及高性能PHY、嵌入式存储器、高密度逻辑库、可编程IO和NVM IP [8] - 公司提供专用于N5A和N3A汽车节点的IP，以及用于5纳米和3纳米SoC的先进SRAM和基础IP，帮助客户满足下一代设计的严苛要求 [8] 行业活动与展示 - 双方共同客户将在台积电OIP论坛上分享使用新产品的经验 [12] - 新思科技在Booth 204设有多个演示，更多信息可访问其TSMC OIP北美页面 [12]

公司与三星的合作进展 - 公司与三星Foundry持续深化合作，共同推动边缘AI、HPC和AI应用的下一代设计创新 [2][3] - 合作内容包括使用公司的3DIC Compiler和三星先进封装技术，帮助客户实现复杂设计的快速流片，缩短交付周期 [2] - 双方通过认证的EDA流程优化SF2P工艺的PPA（功耗、性能、面积），并减少IP集成风险 [2][3] AI与多芯片设计创新 - 公司通过AI驱动的设计流程和三星的SF2/SF2P工艺，支持从数据中心高性能AI推理引擎到边缘AI设备（如摄像头、无人机）的广泛应用 [3] - 多芯片设计合作取得突破，客户使用3DIC Compiler和三星I-CubeS 2.5D封装技术成功流片，HBM堆叠die的布线时间大幅缩短至4小时，最差情况眼图改善6% [4] - 3DIC Compiler支持快速3D布局规划、凸块/TSV规划及早期热分析，已获三星X-Cube技术认证 [4] 设计技术协同优化与EDA流程 - 公司与三星长期合作AI驱动的设计技术协同优化（DTCO），在SF2/SF2P工艺上实现卓越PPA表现 [5] - 通过ASO.ai™工具开发新的原理图迁移流程，高效将三星SF4模拟IP迁移至SF2工艺 [5] - 数字和模拟流程获SF2P工艺认证，超单元（hypercells）技术提升标准单元空间利用率，进一步优化PPA [6] IP组合与市场加速 - 公司为三星先进工艺节点（14LPP/U至SF2P/A）提供全面的高性能IP组合，涵盖224G、UCIe、MIPI、LPDDR6X等接口IP及基础IP [8] - IP组合支持HPC、消费电子、移动设备、IoT和汽车市场，帮助客户缩短上市时间并降低风险 [8] - 最新IP如PCIe 7.0、USB4和安全IP等，为下一代设计提供低风险解决方案 [8] 技术成果与客户价值 - 客户在SF2工艺和I-CubeS技术上成功流片HBM3设计，3DIC Compiler将交付周期缩短10倍 [6] - 认证的AI驱动数字/模拟流程加速高性能设计开发，协同优化合作在SF2P工艺上实现PPA突破 [6] - 公司全栈EDA套件Synopsys.ai™支持客户在三星先进工艺上快速开发差异化SoC [7]

全球EDA行业整体表现 - 2024年Q4 EDA行业收入同比增长11%达49亿美元，中国市场疲软但全球增长稳健[3][4] - 行业集中度高，Cadence、Synopsys、Siemens EDA三大巨头占中国市场份额超70%[5] - PCB设计、封装设计等细分领域增长显著[4] EDA增长驱动因素 - 边缘计算和高性能计算(HPC)芯片需求推动复杂自动化EDA解决方案需求[6] - 云端解决方案普及促进全球设计团队协作与可访问性[6] - AI/ML算法集成优化设计准确性、效率并缩短产品上市时间[6] - 物联网和AI应用节能芯片组需求推动EDA创新，半导体公司与EDA厂商加大研发投入[6] 细分领域增长数据 - CAE（计算机辅助工程）增长10.9%达16.969亿美元（四季度移动平均+12.3%）[7] - IC物理设计与验证增长15.4%达7.979亿美元（移动平均+8.1%）[7] - PCB & MCM增长15.9%达4.762亿美元（移动平均+8.3%）[7] - 半导体IP增长7.9%达17.607亿美元（未报告公司如Arm增长21%）[7] - IC封装设计增长70%（年收入8400万美元），反映先进封装需求激增[7] AI在EDA中的应用 - AI优化EDA软件引擎、流程和工作流，需确保算法可验证、准确和稳健[8] - 西门子EDA将AI应用于核心技术、流程优化和开放平台，提升工程师生产力[8] - Synopsys的AI工具缩短设计周期，谷歌AlphaChip实现芯片布局"超人"级优化[11] - 生成式AI(GenAI)协助设计建议和代码优化，但面临数据可用性限制[12] Chiplet技术对EDA的影响 - Chiplet技术推动EDA工具支持异构集成设计，需重构工具架构[13] - 先进封装EDA市场规模2025年将突破5亿美元，增速高于传统工具[13] - EDA厂商开发集成平台（如Synopsys 3DIC Compiler）应对Chiplet设计挑战[13][15] - Chiplet设计需整合8-12个供应商IP模块，驱动AI工具解决协同优化问题[15] 行业竞争与战略方向 - EDA厂商IP业务依赖传统接口协议，RISC-V生态崛起分化市场格局[14] - 未来竞争关键为EDA工具与IP协同设计能力，需评估深度开发或并购扩展战略[14]

文章核心观点 Synopsys与英特尔代工在EDA和IP领域展开广泛合作，通过提供生产就绪的EDA流程、多芯片解决方案和广泛的IP组合，助力英特尔先进制程和封装技术的芯片设计开发，满足AI和高性能计算应用需求，推动半导体行业发展 [2][4][5] 合作内容 - 宣布与英特尔代工在EDA和IP方面展开广泛合作，提供经认证的AI驱动数字和模拟设计流程以及生产就绪的EDA流程 [2] - 合作推动英特尔18A和18A - P技术的埃级芯片设计，启用英特尔新型嵌入式多芯片互连桥 - T（EMIB - T）先进封装技术 [3] - 扩展合作以实现多芯片设计的PPA优势，通过Synopsys的3DIC Compiler支持英特尔的EMIB - T技术 [9] 技术优势 - Synopsys的数字和模拟设计流程获英特尔18A工艺节点认证，且英特尔18A - P生产就绪，可实现高级节点SoC的更快交付和更高结果质量 [6] - 其IP和EDA流程针对英特尔18A和18A - P工艺节点的功率和面积进行优化，利用英特尔PowerVia背面供电网络实现热感知设计 [6] - 基于RibbonFET的综合和优化使设计师在英特尔18A和18A - P工艺节点上实现差异化的功率、性能和面积（PPA） [6] 发展规划 - 双方正针对英特尔14A - E进行早期设计技术协同优化，为下一代先进节点的Synopsys EDA流程做好准备 [7] IP组合扩展 - 为英特尔18A工艺节点开发行业最广泛的接口、基础和SLM（硅生命周期管理）IP组合，包括224G以太网、PCIe 7.0等 [10] 生态系统建设 - 加入英特尔代工加速器设计服务联盟和新的英特尔代工加速器小芯片联盟，加强与英特尔代工及生态系统的合作 [11]

文章核心观点 Synopsys与台积电密切合作，为台积电最先进的工艺和先进封装技术提供强大的EDA和IP解决方案，加速AI芯片设计和3D多芯片设计创新，助力半导体行业加快埃米级设计的创新步伐 [2][3] 合作内容 埃米级工艺设计支持 - Synopsys的模拟和数字流程在台积电A16™和N2P工艺上获得认证，可优化结果质量并加速模拟设计迁移，增强的基于模式的引脚访问方法可提供有竞争力的面积结果，Fusion Compiler增强功能可提升性能 [4] - 双方就台积电A14工艺的Synopsys EDA流程展开早期合作，IC Validator™签核物理验证解决方案在A16™和N2P工艺获得认证，其大容量弹性架构可处理N2P静电放电验证 [5][6] 3D集成推动 - Synopsys和台积电使3DIC Compiler支持台积电CoWoS®技术，用于5.5倍光罩尺寸的封装，支持3Dblox并提供单一环境用于分析驱动的可行性探索等，集成多物理分析和签核解决方案 [7] IP解决方案提供 - Synopsys为台积电N2/N2P工艺提供一流的接口和基础IP解决方案，可实现高性能低功耗，其完整的硅验证IP解决方案涵盖多种领先标准，降低集成风险 [8] - Synopsys扩展IP解决方案组合，包括基于标准的UALink和Ultra Ethernet IP，其224G PHY IP展示了广泛的生态系统互操作性 [9] 双方表态 - Synopsys高级副总裁表示双方提供针对最先进工艺技术优化的关键EDA和IP解决方案，推动工程师突破技术界限 [3] - 台积电高级总监称与Synopsys紧密合作对为共同客户提供认证流程和高质量IP至关重要 [3] 额外信息 - Synopsys在圣克拉拉的台积电技术研讨会论坛展位408进行多次演示 [10] - Synopsys为半导体和系统客户提供从电子设计自动化到硅IP等全面的设计解决方案 [11]