新型高带宽存储器SPHBM4技术标准 - 半导体行业正计划开发一种新型高带宽存储器标准SPHBM4 该产品旨在显著降低设计复杂性和制造成本的同时 提供与现有HBM相同的性能[3] - JEDEC已进入开发新标准SPHBM4的最后阶段 预计标准将在几个月内发布[3][4] - SPHBM4使用与第六代HBM相同的DRAM 但以4:1的比例串行化I/O引脚 将I/O引脚数量从HBM4的2048个减少到512个 同时仍支持与HBM4相同的带宽[3] SPHBM4的技术原理与关键 - 串行化是指将先前在多个I/O引脚上同时处理的数据 按顺序处理到单个I/O引脚上的方法 4:1串行化意味着单个I/O引脚需分四次处理相当于四个I/O引脚的数据量[4] - 能够稳定实现每I/O引脚传输速度超过四倍的串行互连技术 对于SPHBM4的正常运行至关重要[4] - 随着SPHBM4推出 负责内存控制器功能的基片芯片预计也需要重新设计[4] SPHBM4对封装技术与产业链的影响 - 由于I/O引脚数量减少 整个HBM封装中变化最大的部分是中介层[4] - SPHBM4的I/O引脚数量较少 因此不需要像传统设计那样高密度的基板 仅使用成本较低的有机中介层即可满足需求 这可以降低封装制造成本[5] - 有机中介层能够实现更灵活的设计 允许在HBM和系统半导体之间使用更长的沟道长度 这使得可以部署更多的SPHBM 最终提高总存储容量[5] - 预计这将加速采用台积电使用有机中介层的CoWoS-R技术的HBM的普及[5] - 该产品若实现商业化 预计会对三星电子 SK海力士等存储器公司 以及包括台积电和英伟达在内的相关生态系统公司产生重大影响[3] SPHBM4的商业化前景与行业态度 - SPHBM4能否最终实现商业化仍不确定 JEDEC表示标准仍在开发中 开发完成后可能会更改 甚至可能被JEDEC理事会否决[6] - 包括三星电子和SK海力士在内的韩国半导体行业尚未正式提及SPHBM4[6] - 存储器行业高管认为 SPHBM4标准似乎是降低基于HBM的AI加速器制造成本的几种尝试之一 但大型科技公司目前正大力推进HBM速度和密度的同步提升[6]

文章核心观点 - JEDEC组织即将完成SPHBM4新内存标准的制定，该标准旨在通过采用512位窄接口提供与HBM4同等的带宽，并实现更高容量和更低集成成本，但不太可能取代GDDR内存[2] SPHBM4技术原理与目标 - SPHBM4将HBM4的内存接口宽度从2048位缩减至512位，并通过4:1串行化维持相同总带宽，目标是在窄接口下保留HBM4级别的聚合带宽[4] - 在封装内部，SPHBM4将采用行业标准的基底芯片，并继续使用标准的HBM4 DRAM芯片，这简化了控制器开发，并确保单堆栈容量最高可达64GB，与HBM4/HBM4E保持一致[4] - 从理论上看，在相同芯片条件下，SPHBM4可实现相较HBM4四倍的内存容量，但实际设计中需在内存容量、计算能力和芯片功能多样性之间权衡[5] SPHBM4的优势与潜在影响 - SPHBM4支持在传统有机基板上实现2.5D集成，无需昂贵的硅中介层，有望显著降低集成成本并拓展设计灵活性[8] - 凭借行业标准化的512位接口，SPHBM4相比依赖UCIe或专有接口的C-HBM4E方案，有望实现更低的成本[8] - 有机基板布线允许SoC与内存堆栈之间具有更长的电气通道长度，可能缓解超大封装中的布局限制，并在封装附近容纳更多内存容量[8] SPHBM4的成本与市场定位 - SPHBM4的设计优先考虑性能和容量，而非功耗和成本，其成本虽低于HBM4或HBM4E，但仍需堆叠式HBM DRAM芯片、接口基底芯片、TSV工艺、良率筛选及先进封装工艺，这些环节构成主要成本[6] - 在规模化方面，SPHBM4远不如GDDR7，后者受益于庞大的消费级和游戏市场规模、简单的封装形式以及成熟的PCB组装工艺[6] - 用一个先进的SPHBM4去替代多颗GDDR7芯片，并不一定能降低成本，反而可能会提高成本，因此不太可能成为GDDR内存的终结者[2][6] HBM技术的现有挑战 - 采用1024位或2048位宽接口的HBM会占用高端处理器内部大量宝贵的硅面积，这限制了单颗芯片上可集成的HBM堆栈数量，从而约束了AI加速器所支持的内存容量，进而影响单个加速器及大规模集群的性能[2]