IPO与市场地位 - 公司于12月22日启动港股IPO，计划发行2.4769亿股，香港公开发售占5%，国际发售占95%，每股发售价区间为17.00至19.60港元 [1][12] - 公司成立于2019年9月，2023年收入为6200万元人民币，2024年收入跃升至3.37亿元人民币，增长显著 [3][13] - 2024年，公司在中国智能计算芯片市场和GPGPU市场的份额分别为0.16%和0.20%，而英伟达和华为昇腾合计占据中国计算芯片市场94.4%的份额，英伟达和AMD合计占据国内GPGPU市场98.0%的份额 [2][13] 财务与运营表现 - 公司于2023年开启商业化，2024年收入主要来自PCIe板卡销售（壁砺TM 106M产品），毛利率达到53.2% [3][15] - 2025年上半年公司实现收入5890万元人民币，毛利率为31.9%，较2024年上半年的71%有所下降，主要因产品结构变化，入门级产品壁砺TM 106C收入占比提高 [4][16] - 客户数量从2024年上半年的4名增至2025年上半年的12名，交易宗数从9项增至33项，年平均交易额同比提升113.64%至940万元 [3][16] - 最大客户收入贡献占比持续下降，从2023年的85.7%降至2025年上半年的33.3% [4][16] - 公司仍处于亏损状态，2022年至2024年净亏损分别为14.74亿元、17.44亿元和15.38亿元人民币，截至2025年6月末亏损约16亿元，预计2025年末年度亏损净额将大幅增加 [4][17] 研发投入与订单储备 - 2022年至2024年，公司研发开支分别为10.18亿元、8.86亿元和8.27亿元人民币，占同期经营总开支的79.8%、76.4%和73.7% [5][17] - 截至最后实际可行日期，公司拥有24份未完成、具约束力的特专科技产品订单，总价值约8.22亿元人民币，另已订立总价值约12.41亿元人民币的框架销售协议及销售合同 [5][17] 产品与技术路线 - 公司已开发第一代GPGPU架构，并推出BR106和BR110芯片，其中BR106于2023年1月量产，BR110于2024年10月量产 [6][18] - 通过Chiplet技术，公司推出性能更高的BR166芯片，其在峰值算力、内存等方面性能是BR106的两倍，并于2025年开始量产 [6][7][18][19] - 公司正开发第二代架构芯片，下一代旗舰数据中心芯片BR20X系列预计2026年商业化上市，未来一代BR30X及BR31X产品预计2028年商业化上市 [8][20] 生态合作与团队 - 公司开发了BIRENSUPA软件平台，以降低用户迁移成本，并与产业链伙伴（如阶跃星辰、上海仪电智算服务）签署战略协议，形成“芯片研发—大模型创新—算力服务”协同 [9][10][21] - 高管团队拥有深厚行业背景，董事长兼CEO张文曾任商汤科技总裁，CTO洪洲曾任英伟达主架构师，COO张凌岚曾任AMD GPU SoC架构师 [10][21] 融资历史 - 公司成立至今经历13轮融资，股东包括IDG资本、启明创投等知名机构，最近一轮融资于2025年3月由上海国投先导人工智能产业母基金联合领投 [11][22]

事件概述 - 美国联合日本、韩国、澳大利亚、新加坡、以色列等共计九个盟友，签署了针对关键矿产、半导体材料及AI标准的供应链协议，旨在构建排他性供应链以围堵中国 [1][2][4] 协议内容与目的 - 协议代号为“硅和平宣言”，战术从针对设备转向切断基础材料供应，意图重构从关键矿产到半导体材料的全链条 [4] - 美国旨在通过政治盟约构建不含“中国元素”的独立供应链，争夺未来AI定义权，其核心是算力竞争，基础是芯片和能源 [20][30] - 协议另一面是“稀土供应链协议”，目标在于废掉中国在稀土领域的王牌，中国掌控全球92%的稀土精炼产能和98%的重稀土资源 [24][25] 具体制裁措施（以日本为例） - 日本方面悄然收紧对华半导体核心材料出口审批，12类材料管制清单已备好，审批流程从30天拖长至90天，对华供应配额削减10%到15% [6][8] - 日本企业在光刻胶领域垄断地位近乎恐怖，JSR、东京应化等巨头占据全球70%市场份额，几乎独霸高端领域 [10] 对中国半导体产业的影响与风险 - 中国光刻胶自给率仅维持在12%，KrF光刻胶虽有个别企业突破但产能仅为全球需求的沧海一粟，ArF光刻胶国产化率不足三成，EUV光刻胶多数在实验室阶段 [12][13] - 国产树脂纯度大多为99.99%，与国际顶级标准99.999%有0.009%差距，导致芯片线宽粗糙度高出2-3纳米 [15] - 若高端光刻胶断供，以中芯国际为例，可能导致其28nm主力产线每月亏损超过30亿元 [17] - 若中国在稀土领域收紧出口，全球先进制程产能可能瞬间下降30% [37] 中国的回应与反制措施 - 中国外交部指出全球供应链是市场规律选择的结果，人为搞“小院高墙”和排他性俱乐部是破坏市场规则的不公平竞争 [32] - 中国出台新规，任何含有0.1%中国原产稀土的境外产品都将被纳入出口许可管理，直接击中西方半导体产业链软肋 [34][36] 中国产业的应对与进展 - 外部压力倒逼下游厂商（如长江存储、中芯国际）以开放态度加速验证和迭代国产材料（如彤程新材、南大光电的产品） [41][43] - 中国在RISC-V开源架构上狂飙突进，2024年该架构在中国市场规模暴涨180%，全球一半出货量来自中国，阿里C930处理器在AI推理速度上表现卓越 [43][45][46] - 企业通过芯粒（Chiplet）技术，将不同制程芯片封装在一起，以绕开对单一先进制程的极端依赖 [48] - 国家层面推动高校设立交叉学科并探索短训模式，以弥补约30万熟练技术人才的缺口 [48] - 当ArF光刻胶实现50%国产化率、纯度99.999%的国产树脂量产、RISC-V生态成型时，当前围堵可能成为中国半导体产业破茧成蝶的淬炼 [52]

公司核心技术方案 - 推出“功能解耦、灵活集成”的货架芯粒方案，通过通用型HUB Chiplet与功能型Functional Chiplet组合，解决传统ASIC SoC大芯片研发周期长、成本高、风险大的痛点 [3] - 通用型HUB Chiplet搭载12核ARM Cortex A72 CPU，支持PCIe 5.0 8lane、78GB/s DDR带宽及256GB/s D2D高速互联，集成视频/图像处理等核心通用IP [3][19] - 功能型Chiplet覆盖GPU和NPU两大品类，其中GPU芯粒具备1.3TFLOPS@FP32算力与32GPix/s像素填充率，NPU芯粒INT8精度算力达50TOPS，支持多精度运算 [3][19] 芯粒互联与封装技术 - 自主研发PB-Link车规级芯粒接口，遵循国内ACC1.0标准，支持8通道×32Gbps传输带宽，误码率<10⁻¹⁵，适配2D/2.5D封装及不同工艺制程互联 [4][11] - 接口通过-40℃~125℃全温度范围测试与ASIL-D认证，搭配全国产化封装、基板、测试供应链 [4][11] - 多类封装方案已验证成熟，包括1拖6、4拖10、4×2×2等形式，HUB芯粒可灵活级联，实测跑大模型整体效率超90% [5][13] 原型验证平台与成本优势 - 预告全球唯一的HUB+FPGA原型验证平台，集成12核ARM Cortex A72处理器及80TOPS高性能可重构协加速器，预计12月正式推出 [5][14] - 依托货架芯粒的复用性与模块化设计，可将传统芯片研发的NRE费用降至五分之一到十分之一，大幅缩短产品上市周期 [5][19] 行业影响与生态构建 - 芯粒技术成为破解高端芯片发展瓶颈的关键，公司方案以开放架构构建“IC设计商-IP提供商-封装企业”协同生态 [6][18] - IC设计商可直接采购标准化IP裸片，灵活组合成定制化方案，无需重复投入大IP流片 [6][18] - 方案助力企业快速切入AI、汽车电子、工业控制等高端芯片领域 [6]

行业背景与挑战 - 人工智能领域算力需求爆发式增长，AI算力需求每不到六个月便实现翻倍，增速远超摩尔定律驱动的硬件算力提升速度 [2] - 中国智能算力规模2025年已突破数十万亿亿次，国家计算力指数与数字经济、GDP增长紧密相关 [2] - 行业面临双重硬件制约：摩尔定律放缓导致晶体管尺寸微缩难度加大，以及先进光刻机单次曝光尺寸固定为858平方毫米，限制了GPU等单芯片的最大面积 [2][4] - 美国长期主导计算芯片体系，其依赖指令集、工具链、操作系统构成的完整生态支撑 [2] 芯片算力提升路径 - 将芯片算力拆解为三个核心要素：晶体管集成密度 × 芯片面积 × 单个晶体管算力 [4] - 传统提升集成密度路径依赖晶体管尺寸微缩，当前已实现每平方毫米数亿个晶体管的集成，例如英伟达H200 GPU在800平方毫米面积内集成近1000亿个晶体管，但面临功耗、成本与良率挑战 [6] - 未来实现超万亿晶体管集成需依托以芯粒技术为代表的2.5D/3D集成技术，将集成维度从“面密度”拓展至“体密度” [6] 芯粒技术发展 - 芯粒技术是融合架构设计、互联设计、存储封装、电源散热及先进光刻的综合技术体系 [6] - 为推进自主生态建设，牵头组建“中国中关村高性能芯片互联技术联盟”，已制定12项团体标准、牵头编制5项国家标准 [6] - 依托国家重大项目建设“北京芯力技术创新中心”，打造芯粒技术一站式服务平台，目前该平台已完成通线并初步具备小批量量产能力 [6] 晶圆级芯片技术路线 - 国际上存在两类典型晶圆级芯片技术路线：Cerebras WSE采用的曝光厂拼接技术，以及Tesla Dojo采用的完好晶粒结合有机基板重塑晶圆路线 [7] - 学院团队提出“硅基基板 + 完好晶粒”技术路线，经测试能支撑芯片算力达到3-15 PFlops@FP8，性能超过4纳米工艺的英伟达GB200 GPU [7] 存算一体与忆阻器技术 - 忆阻器采用“两电极 + 中间氧化层组变层”结构，通过施加电源脉冲调节电导可实现多比特非易失存储，单个忆阻器可同时承担多比特乘法器、加法器与存储单元的功能 [9] - 相比传统数字电路，忆阻器的能效比CPU、GPU提升一个数量级，且在擦写速度、耐久性、多比特存储能力及成本方面优于闪存、MRAM、PCM等其他非易失存储器 [9] - 忆阻器存算一体技术从器件材料优化、交叉阵列功能演示，发展到2018年后与CMOS电路集成打造原型芯片，呈现指数级发展趋势 [9] 忆阻器工艺突破 - 团队与中芯国际合作研发出覆盖55纳米、40纳米、28纳米、22纳米至12纳米多个节点的忆阻器集成工艺，具备良好的工艺迁移能力 [10] - 忆阻器集成规模达上百兆，良率可达4个9至6个9，实现4比特编程，40纳米、28纳米节点的存储产品已实现一定规模量产，工艺水平进入国际第一梯队 [10][12] 忆阻器核心创新方案 - 为提升计算精度，研发“混合训练架构”，研制出国际首款多阵列忆阻器存算一体系统，成功演示多层卷积神经网络计算，能效达110+ TOPS/W [12] - 为实现片上训练，提出“Stellar片上学习框架”，研制出国际首款全系统集成的支持片上高效学习的忆阻器双算力芯片，在相同任务下能耗比先进工艺数字芯片低1-2个数量级 [12] 产业化进展 - 忆阻器存储技术已相对成熟，台积电也在推进12纳米及更先进节点的忆阻器存储工艺研发 [15] - 团队孵化的企业已实现1-16MB典型规格忆阻器存储产品的量产 [15] - 孵化“北京亿元科技”初创公司，推出面向科研的存算一体硬件平台，并联合咪咕、字节跳动研发存算一体计算加速卡，在内容推荐场景开展探索性应用 [15] 未来发展方向 - 实现高算力芯片突破需依托多层次协同创新：引入存算一体新计算范式，并推动其与进程计算、主流计算架构的融合 [15] - 通过芯粒堆叠、单片三维集成等技术构建异构集成层次化芯片，突破单芯片面积限制 [15] - 团队正关注硅光、光电子融合等技术，计划引入光模块加速数据传输，丰富高效芯片的技术探索路径 [15]

芯片设计挑战与趋势 - 摩尔定律放缓导致高工艺制程芯片设计面临严峻挑战 AI大模型发展使芯片设计难度指数级攀升可能影响AI产业发展进程 [1] - AI工作负载增加使能效跃升为AI计算首要考量因素 芯片设计需整合优化内存结构 先进封装和电源管理技术以降低能耗同时保持高性能 [1] - 半导体缩放传统方法达物理经济极限 产业转向定制芯片 计算子系统(CSS)和芯粒(chiplet)以提升性能与能效 [1] 能效优化路径 - 需从晶体管层与晶圆代工厂合作优化功耗和性能 包括动态功耗和漏电功耗 [2] - 在架构层面对CPU及处理引擎指令集优化 再从SoC设计 封装到数据中心层级优化 关键要降低内存间数据传输耗电 [2] - 软件层实现智能负载均衡 针对AI不同方面处理优化 合理分配工作负载减少节点间数据传输 [2] AI推理与定制芯片 - AI芯片需求重点从训练转向推理 AI推理需要独特技术开发路径 从计算子系统到SoC专用架构设计再到软件体系 [2] - 几乎所有半导体从业者都在探索投资定制芯片 全球四大云服务提供商占2024年全球云服务器采购支出近半数份额 [3] - 定制芯片关键在于确保芯片与软件高度可复用 底层平台需具通用性以实现不同定制芯片间相互复用 应对成本与上市时间挑战 [3] 安全与软件生态 - AI驱动网络攻击带来新挑战 半导体产业构建多层次软硬件防护体系 从嵌入式芯片加密到AI强化安全监测系统 [3] - AI技术能基于网络监测与代码分析 以人类难以企及的速度规模识别可疑行为和潜在漏洞 [3] - 软件生态系统是释放新芯片架构潜力关键 需保障与AI框架无缝兼容并为定制芯片提供优化支持 [4] 芯粒技术与标准化 - 先进封装技术成为推动未来创新关键驱动力 芯粒技术允许通过添加或升级芯粒增加算力性能 提高良率并减少制造浪费 [4] - 芯粒发展需行业紧密合作制定新协作协议 当前技术范式最关键是对芯粒设计与接口方式标准化 [5] - Arm推出芯粒系统架构(CSA)旨在标准化芯粒间及系统内通信 推动AMBA CHI芯片到芯片互连协议确保不同供应商芯粒互操作性 [5] 技术融合与协同 - 海量AI计算需求推动多种技术加速融合 行业转向尺寸更易管控的芯粒技术 将功能模块隔离设计提升整体成本效益 [6] - 复杂SoC可拆分为计算子系统或内存子系统等独立模块 在封装层级集成 [6] - 3D封装等先进范式提升芯粒性能与能效 垂直堆叠晶粒缩短处理单元到内存接口距离 减少数据传输路径降低功耗提高性能 [6] - 先进封装与芯粒技术真正价值在于标准化 企业可快速组合配置芯粒打造不同性能定位芯片 缩短产品上市周期 [7]