2025年10月11日，以"设计封装协同，共筑芯未来"为主题的第三届集成芯片和芯粒大会 在武汉盛大开幕。 北极雄芯携自主研发的货架芯粒解决方案精彩亮相 ，向近千名行业专 家、企业代表展示了以HUB+X开放架构为核心的芯粒技术突破，为高端芯片降本增效、 灵活适配下游需求提供了全新路径，引发产业界广泛关注。 本次大会上，北极雄芯重点推介了 "功能解耦、灵活集成" 的货架芯粒方案——通过通用型 HUB Chi pl e t 与 功 能 型 Func ti ona l Chi pl e t 的 组 合 ， 打 破 传 统 ASIC SoC 大 芯 片 研 发 周 期 长 、 成 本 高 、 风 险 大 的 痛 点 。 其 中 ， 通 用 型 HUB Chipl e t 搭 载 1 2 核 ARM Co rt e x A7 2 CPU，支持PCI e 5 . 0 8l a n e、78GB/s DDR带宽及2 5 6GB/s D2D高速互联，集成视频/图像 处理等核心通用IP，可直接复用至多类产品；功能型Chi pl e t则覆盖GPU、NPU两大核心品 类，GPU芯粒具备1.3TFLOPS@FP3 2算力与3 2GP ...

行业背景与挑战 - 人工智能领域算力需求爆发式增长，AI算力需求每不到六个月便实现翻倍，增速远超摩尔定律驱动的硬件算力提升速度 [2] - 中国智能算力规模2025年已突破数十万亿亿次，国家计算力指数与数字经济、GDP增长紧密相关 [2] - 行业面临双重硬件制约：摩尔定律放缓导致晶体管尺寸微缩难度加大，以及先进光刻机单次曝光尺寸固定为858平方毫米，限制了GPU等单芯片的最大面积 [2][4] - 美国长期主导计算芯片体系，其依赖指令集、工具链、操作系统构成的完整生态支撑 [2] 芯片算力提升路径 - 将芯片算力拆解为三个核心要素：晶体管集成密度 × 芯片面积 × 单个晶体管算力 [4] - 传统提升集成密度路径依赖晶体管尺寸微缩，当前已实现每平方毫米数亿个晶体管的集成，例如英伟达H200 GPU在800平方毫米面积内集成近1000亿个晶体管，但面临功耗、成本与良率挑战 [6] - 未来实现超万亿晶体管集成需依托以芯粒技术为代表的2.5D/3D集成技术，将集成维度从“面密度”拓展至“体密度” [6] 芯粒技术发展 - 芯粒技术是融合架构设计、互联设计、存储封装、电源散热及先进光刻的综合技术体系 [6] - 为推进自主生态建设，牵头组建“中国中关村高性能芯片互联技术联盟”，已制定12项团体标准、牵头编制5项国家标准 [6] - 依托国家重大项目建设“北京芯力技术创新中心”，打造芯粒技术一站式服务平台，目前该平台已完成通线并初步具备小批量量产能力 [6] 晶圆级芯片技术路线 - 国际上存在两类典型晶圆级芯片技术路线：Cerebras WSE采用的曝光厂拼接技术，以及Tesla Dojo采用的完好晶粒结合有机基板重塑晶圆路线 [7] - 学院团队提出“硅基基板 + 完好晶粒”技术路线，经测试能支撑芯片算力达到3-15 PFlops@FP8，性能超过4纳米工艺的英伟达GB200 GPU [7] 存算一体与忆阻器技术 - 忆阻器采用“两电极 + 中间氧化层组变层”结构，通过施加电源脉冲调节电导可实现多比特非易失存储，单个忆阻器可同时承担多比特乘法器、加法器与存储单元的功能 [9] - 相比传统数字电路，忆阻器的能效比CPU、GPU提升一个数量级，且在擦写速度、耐久性、多比特存储能力及成本方面优于闪存、MRAM、PCM等其他非易失存储器 [9] - 忆阻器存算一体技术从器件材料优化、交叉阵列功能演示，发展到2018年后与CMOS电路集成打造原型芯片，呈现指数级发展趋势 [9] 忆阻器工艺突破 - 团队与中芯国际合作研发出覆盖55纳米、40纳米、28纳米、22纳米至12纳米多个节点的忆阻器集成工艺，具备良好的工艺迁移能力 [10] - 忆阻器集成规模达上百兆，良率可达4个9至6个9，实现4比特编程，40纳米、28纳米节点的存储产品已实现一定规模量产，工艺水平进入国际第一梯队 [10][12] 忆阻器核心创新方案 - 为提升计算精度，研发“混合训练架构”，研制出国际首款多阵列忆阻器存算一体系统，成功演示多层卷积神经网络计算，能效达110+ TOPS/W [12] - 为实现片上训练，提出“Stellar片上学习框架”，研制出国际首款全系统集成的支持片上高效学习的忆阻器双算力芯片，在相同任务下能耗比先进工艺数字芯片低1-2个数量级 [12] 产业化进展 - 忆阻器存储技术已相对成熟，台积电也在推进12纳米及更先进节点的忆阻器存储工艺研发 [15] - 团队孵化的企业已实现1-16MB典型规格忆阻器存储产品的量产 [15] - 孵化“北京亿元科技”初创公司，推出面向科研的存算一体硬件平台，并联合咪咕、字节跳动研发存算一体计算加速卡，在内容推荐场景开展探索性应用 [15] 未来发展方向 - 实现高算力芯片突破需依托多层次协同创新：引入存算一体新计算范式，并推动其与进程计算、主流计算架构的融合 [15] - 通过芯粒堆叠、单片三维集成等技术构建异构集成层次化芯片，突破单芯片面积限制 [15] - 团队正关注硅光、光电子融合等技术，计划引入光模块加速数据传输，丰富高效芯片的技术探索路径 [15]

芯片设计挑战与趋势 - 摩尔定律放缓导致高工艺制程芯片设计面临严峻挑战 AI大模型发展使芯片设计难度指数级攀升可能影响AI产业发展进程 [1] - AI工作负载增加使能效跃升为AI计算首要考量因素 芯片设计需整合优化内存结构 先进封装和电源管理技术以降低能耗同时保持高性能 [1] - 半导体缩放传统方法达物理经济极限 产业转向定制芯片 计算子系统(CSS)和芯粒(chiplet)以提升性能与能效 [1] 能效优化路径 - 需从晶体管层与晶圆代工厂合作优化功耗和性能 包括动态功耗和漏电功耗 [2] - 在架构层面对CPU及处理引擎指令集优化 再从SoC设计 封装到数据中心层级优化 关键要降低内存间数据传输耗电 [2] - 软件层实现智能负载均衡 针对AI不同方面处理优化 合理分配工作负载减少节点间数据传输 [2] AI推理与定制芯片 - AI芯片需求重点从训练转向推理 AI推理需要独特技术开发路径 从计算子系统到SoC专用架构设计再到软件体系 [2] - 几乎所有半导体从业者都在探索投资定制芯片 全球四大云服务提供商占2024年全球云服务器采购支出近半数份额 [3] - 定制芯片关键在于确保芯片与软件高度可复用 底层平台需具通用性以实现不同定制芯片间相互复用 应对成本与上市时间挑战 [3] 安全与软件生态 - AI驱动网络攻击带来新挑战 半导体产业构建多层次软硬件防护体系 从嵌入式芯片加密到AI强化安全监测系统 [3] - AI技术能基于网络监测与代码分析 以人类难以企及的速度规模识别可疑行为和潜在漏洞 [3] - 软件生态系统是释放新芯片架构潜力关键 需保障与AI框架无缝兼容并为定制芯片提供优化支持 [4] 芯粒技术与标准化 - 先进封装技术成为推动未来创新关键驱动力 芯粒技术允许通过添加或升级芯粒增加算力性能 提高良率并减少制造浪费 [4] - 芯粒发展需行业紧密合作制定新协作协议 当前技术范式最关键是对芯粒设计与接口方式标准化 [5] - Arm推出芯粒系统架构(CSA)旨在标准化芯粒间及系统内通信 推动AMBA CHI芯片到芯片互连协议确保不同供应商芯粒互操作性 [5] 技术融合与协同 - 海量AI计算需求推动多种技术加速融合 行业转向尺寸更易管控的芯粒技术 将功能模块隔离设计提升整体成本效益 [6] - 复杂SoC可拆分为计算子系统或内存子系统等独立模块 在封装层级集成 [6] - 3D封装等先进范式提升芯粒性能与能效 垂直堆叠晶粒缩短处理单元到内存接口距离 减少数据传输路径降低功耗提高性能 [6] - 先进封装与芯粒技术真正价值在于标准化 企业可快速组合配置芯粒打造不同性能定位芯片 缩短产品上市周期 [7]