公司核心技术 - 自研3Sheng Integration Platform集成系统级规划、物理实现与分析、可测试性设计五大引擎，支持三维异构集成系统的敏捷开发与协同设计优化[3] - 独创性技术包括统一数据底座、跨Die测试诊断及容错修复机制，保障三维系统可靠性[5][25] - 3Sheng Ocean工具提供堆叠芯片系统级测试设计功能，覆盖键合前后全流程可测性需求[5][21] 堆叠芯片测试挑战 - 三维堆叠芯片新增Die间互连接口测试需求，需解决兼容性、连通完整性及缺陷识别问题[10] - 高密度互连场景下信号走线复杂度陡增，测试方案需具备灵活性与可复用性[10][15] - 不可逆的互连测试流程（Pre-Bond/Mid-Bond/Post-Bond）对测试准确性和成本效益要求极高[13] 测试技术方案 - 采用混合测试方案（扫描链/BIST/边界扫描），符合IEEE 1149.1-1838标准，支持多厂家Die统一测试接口[17][19] - 测试修复IP集成故障采集、自修复电路，通过扫描隔离单元实现跨Die信号访问控制[21][23] - 自适应测试向量生成技术缩短CP测试时间50%，故障覆盖率提升至99.99%[25][27] 容错与可靠性设计 - eFPGA可编程技术实现动态路由与协议转换，冗余修复覆盖85%堆叠芯片有效面积[29][31] - TSV互连策略分组设计解决热电耦合干扰，支持RDL/TSV故障在线识别与冗余切换[29][31] - 自修复补偿电路可修复聚簇IO故障，降低15%布局布线开销[27][31] 行业应用价值 - 三维堆叠EDA技术填补国产软件差距，推动AI/GPU/RISC-V等领域高性能芯片发展[34] - 方案助力实现更高集成度（2.5D/3D/3.5D/SoW）、更低功耗的芯片系统[34][36] - 技术已在高性能计算芯片HBM总线互连等场景验证，优化测试成本效益[10][27]

三维集成电路与先进封装技术 - 三维集成电路(3D IC)为AI算力和高端数模混合集成提供设计灵活性，堆叠芯片架构成为下一代产品关键[3] - 2.5D/3D封装通过中介层过孔或互连凸块实现Die间连接，但需自动化验证确保系统正确性[3] - 高互连密度先进封装包括2.5D/3D/3.5D/SiP/FOWLP/MCM等多种形式[8] 3Sheng EDA工具核心功能 - 提供堆叠芯片Die间、Die与中介层互连的组装级验证，支持跨工艺节点设计的DRC/LVS检查[10] - 关键性能涵盖跨Die设计规则检查、系统级寄生效应验证、静态时序分析及数据完整性签核[12] - 采用机器学习算法实现2.5D异常网络检测，提升同构阵列重复性设计的准确性[18] 物理验证技术亮点 - LVS检查通过解析Verilog代码与GDS层关系，验证多Chiplet物理连接，缩短集成周期[15] - DRC工具支持几何规则、多层检查及Foundry规范，自动修复线端间隔/差分线屏蔽等工艺违规[28] - 独特功能包括跨层级一致性验证、网表-版图联动分析及2.5D连接规则自定义配置[13] 行业应用场景 - 2.5D堆叠芯片主要应用于军事/航空航天/高端算力领域，3D扇出封装侧重消费电子[4] - 工具覆盖芯片设计公司、代工厂和OSAT企业对三维集成后摩技术的验证需求[4] - 支持中介层布线验证、互连对准检查及BGA-基板连接等全流程物理验证[22] 工具平台扩展能力 - 集成架构设计-测试-物理实现-仿真-验证五引擎，实现Chiplet快速设计闭环[30] - 兼容第三方工具完成可靠性设计，持续完善2.5D/3D/晶上集成系统自动化方案[31]

电子设计自动化(EDA)行业趋势 - 当前EDA供应商需在多芯片集成设计中更早引入多物理场分析，设计变更可能对SoC/封装产生系统性影响[2] - 三维集成电路EDA成为传统芯片升级关键工具，通过堆叠设计实现性能提升30%以上，同时降低功耗20%[2] - 2.5D/3D堆叠技术正推动RISC-V、AI、GPU等芯片发展，国产EDA借此缩小与国际差距[2] 硅芯科技公司概况 - 专注2.5D/3D堆叠芯片EDA软件研发，创始团队自2008年起研究前沿芯片架构设计[5] - 研发团队在堆叠芯片后端布局/布线/测试等领域具有世界领先成果[5] - 产品已通过先进封装产业验证，服务AI/GPU/CPU/NPU等芯片设计客户[5] 3Sheng Integration Platform技术亮点 - 集成系统规划、物理实现、测试设计等五大引擎，支持三维异构系统敏捷开发[3][5] - 独创统一数据底座技术，实现跨Die协同设计优化，缩短开发周期40%[3][10] - 已建立完整客户案例库，覆盖硅光、FPGA等特殊应用场景[5] 行业核心痛点与解决方案 - 当前3D IC设计存在架构缺失问题，70%设计需返工因缺乏早期协同分析[8] - 公司提出PPPAC新框架，整合工艺方案匹配、性能-成本协同等关键指标[8] - 3Sheng_Zenith工具实现从SoC划分到成本评估的全流程覆盖，减少试错成本50%[10][13] 3Sheng_Zenith核心功能 系统级规划 - SoC划分模块支持netlist文件切分，通过cost系数迭代优化布局方案[13] - Chiplet建模实现跨Die信号/电源/时序分析，制造成本评估精度达95%[16] - 集成3D DFT规划功能，提前分配测试资源降低后期故障风险30%[19] 互连设计与优化 - 三维编辑器支持多形态堆叠显示，Bump连接检查准确率99.9%[22][26] - 预布线算法优化跨Die信号连接，实时生成GDS效果图加速决策[28] 系统早期分析 - 多级协同仿真整合5大分析工具(Isis/Pyros等)，验证效率提升60%[30] - 制造成本模型覆盖晶圆/封装/键合等环节，成本预测误差<5%[34][36] - 布线鲁棒性检查针对高带宽场景，寄生参数提取完整度达98%[33]

行情速递 - 主板领涨个股包括航天长峰(+10.02%)、视觉中国(+10.02%)、天箭科技(+10.01%)、沃尔核材(+10.01%)、海能达(+10.01%) [1] - 创业板领涨个股包括金龙机电(+20.08%)、中航成飞(+20.01%)、新易盛(+14.60%) [1] - 科创板领涨个股包括航天南湖(+20.02%)、有方科技(+13.14%)、晶品特装(+12.79%) [1] - 活跃子行业中SW通信网络设备及器件(+5.77%)、SW军工电子Ⅲ(+3.62%)表现突出 [1] 国内新闻 - 硅芯科技自研3Sheng Integration Platform实现三维堆叠芯片的系统级规划与五引擎合一集成 [1] - 麦捷科技以1000万元认购中科宏晶10%股权深化磁性材料领域布局 [1] - 江苏高光中国首条第8.6代AMOLED金属掩膜版产线核心设备进驻镇江填补国内行业空白 [1] - 宁德时代发布全球首款9MWh储能系统体积利用率提高45%能量密度提升50%可支持150辆电动汽车充电 [1] 公司公告 - 伟测科技向全资子公司提供财务资助总额14亿元聚焦高算力芯片及先进封装芯片测试业务 [2] - 达实智能签署5812.89万元智慧医院项目合同服务浙江大学医学院附属第二医院安徽医院智能化建设 [2] - 华虹公司2025年Q1营收39.13亿元同比增长18.66%但归母净利润0.23亿元同比减少89.73% [2] - 盛天网络回购278.66万股(占总股本0.57%)成交总金额2975.70万元 [2] 国际动态 - AMD因美国芯片限制措施预计损失15亿美元收入需许可证才能向中国出口AI处理器 [3] - 博通向VMware永久许可证过期用户发送停止并终止信函可能引发赔偿及律师费追讨 [3] - 三星电子与SK海力士合作开发混合键合技术拟应用于HBM4及HBM4E量产 [3] - 韩华半导体成立先进封装设备开发中心扩展TC键合机至混合键合设备等下一代技术 [3]

硅芯科技3Sheng Integration Platform核心功能 - 自研三维堆叠芯片设计平台集成"系统-测试-综合-仿真-验证"五引擎合一，支持三维异构集成系统的敏捷开发与协同设计优化[2] - 独创性体现在统一数据底座架构，实现从系统级规划到物理实现的闭环设计流程[2] - 推出3Sheng_Zenith系统建模工具专门解决Chiplet和3D IC设计中的架构协同问题[9][10] 行业设计痛点与解决方案 - 当前三维异构集成芯片设计存在架构缺失问题，仿真验证后仍发现大量堆叠结构缺陷[5] - 传统设计缺乏支持IP划分、工艺选择、版图探索等要素的全流程协同工具[6] - 公司提出PPPAC新框架，强调架构到性能、设计到封装、签核到封装的三重协同[8] 系统级规划功能模块 SoC划分 - 将SoC设计切分为模块化Die，通过调整目标函数cost系数实现布局迭代优化[12] - 突破传统二维设计向三维延伸，降低SoC设计成本与良率风险[12] Chiplet建模 - 对划分后的Die进行独立建模，支持跨Die级别的信号/电源/功耗/时序分析[16] - 物理规划阶段即可评估各Chiplet制造成本[16] Floorplan设计 - 优化2.5D/3D集成电路中Chiplet布局，提供飞线/热力图等可视化工具[19] DFT规划 - 早期规划测试容错资源，解决Bump互连和TSV带来的稳定性风险[22] 互连设计优化技术 - 3D编辑支持多形态堆叠方式，可实时查看各Die重叠部分互连信息[26] - 接口连接性检查功能可识别凸点错位等物理逻辑不一致问题[29] - 预布线优化提供实时3D效果图，支持GDS文件生成[30] 系统早期分析能力 协同设计仿真 - 集成信号完整性(Isis)、电源完整性(Pyros)等五大分析工具组件[36][37] 布线鲁棒性检查 - 针对高带宽场景提取跨Die互连寄生参数，确保结构可靠性[41] 制造成本评估 - 覆盖晶圆成本/封装成本/键合成本等全流程成本模型[42][43] - 3Sheng_Arhi工具可实现性能指标与先进封装成本的动态平衡[44] 公司战略定位 - 专注2.5D/3D堆叠芯片EDA研发，填补国产芯片设计软件空白[49] - 技术路线聚焦更高性能/集成度/可靠性的芯片系统设计[49]

会议概况 - 2025势银异质异构集成封装产业大会将于2025年4月29日在宁波甬江实验室举办，主题为"异质异构集成开启芯片后摩尔时代"，聚焦Chiplet技术、异质异构集成及先进封装技术的产业化挑战 [11][23] - 主办单位为势银（TrendBank），联合主办单位为甬江实验室，专场冠名单位为珠海硅芯科技有限公司，支持单位包括宁波电子行业协会 [11] - 会议议程涵盖Chiplet EDA全流程、硅基光芯片制造、AI大基建时代互连设计、光子芯片技术等12个专题演讲，以及异质异构集成供应链论坛 [15][16][17] 珠海硅芯科技核心业务 - 公司专注于2.5D/3D堆叠芯片EDA软件研发，创始人团队自2008年起研究相关设计方法，在布局、布线、测试等领域具有世界领先成果 [2] - 自主研发3Sheng Integration Platform，包含系统架构设计、物理实现、测试容错等五大中心，实现全流程工具覆盖，已通过先进封装产业验证并落地AI/GPU/CPU等芯片客户案例 [2][5] - 技术总监赵毅将在大会发表主题演讲，探讨2.5D/3D先进封装EDA平台的后端全流程协同创新模式 [15] 半导体行业趋势 - 人工智能、智能驾驶等应用推动芯片需求升级，Chiplet技术和异质异构集成成为延续摩尔定律的关键路径，但面临互联集成、供应链革新等系统性挑战 [23] - 宁波作为全国制造业单项冠军城市，甬江实验室重点布局先进微电子材料与异质异构集成技术产业化，本次大会旨在集聚产业链资源打造创新高地 [23] - 参会企业覆盖设计/EDA、芯粒制造、封装供应链全环节，包括清华大学、中芯系企业、北方华创等百余家机构 [24] 会议运营细节 - 报名费用分两档：3月21日前600元/人，之后800元/人，含会议资料及午餐 [22] - 已确认参会人员来自150余家机构，包括甬江实验室、上海微技术工研院、长川科技等企业高管及学术代表 [19][20] - 会议设置中试线参观环节，下午专题论坛聚焦临时键合、测试技术、AI智算芯片封装等8个细分议题 [16][17]