硅电容技术特性 - 采用单晶硅衬底与半导体工艺实现三维微结构，具备高纯度电介质层，性能显著优于传统MLCC [3] - 容值稳定性比MLCC高10倍以上，温度/偏压/老化引起的容值漂移极低 [3] - 厚度可低于50微米，单位面积容量提升10倍，ESL和ESR极低，保障信号完整性 [3] - 单晶硅结构无晶界缺陷，彻底解决MLCC的微裂纹、压电噪声等问题 [3][5] 硅电容应用场景 - 5G/6G通信领域需高频特性与小型化，01005尺寸成为研发重点 [7] - 汽车电子中ADAS、LiDAR等应用要求耐高温(-55℃至+250℃)与耐高压 [8] - HPC与AI数据中心依赖超低ESL电容解决PDN供电网络挑战 [9] - 医疗设备、光通信等领域通过减少元件数量提升系统可靠性 [4][12] 硅电容与MLCC性能对比 - 电容稳定性：硅电容全工况无衰减，MLCC存在标称值与实际值差异 [5] - 高频阻抗：硅电容ESR/ESL超低，自谐振频率(SRF)更高 [5] - 可靠性：硅电容无压电效应，MLCC易因应力产生微裂纹 [5] - 供应链：硅电容可本土化生产，MLCC曾多次出现全球缺货 [5] 森丸电子产品矩阵 - **DTC沟槽硅电容**：深硅刻蚀工艺，容值0.08-4.6nF，ESR低至13mΩ，击穿电压150V，应用于光通信PDN网络 [11][14] - **MIM表贴硅电容**：平面薄膜工艺，容值0.2-15pF，温漂系数70ppm/°C，适合射频匹配电路 [20][23] - **MIS硅电容**：金属-绝缘体-半导体结构，容值0.8-100nF，耐压>150V，用于耦合/滤波器 [24][28] - **玻璃电容(GMIM)**：玻璃基材机械稳定性强，容值0.1-2nF，击穿电压100-300V，适用高频射频领域 [30][33] 行业技术趋势 - 电容器向"五高一小"发展：高容、高频、耐高温、耐高压、高可靠性及小型化(如0201/01005尺寸) [6] - CPO封装技术推动超低ESL电容需求，HPC芯片功耗增长驱动电源完整性创新 [9] - 半导体工艺赋能无源元件集成，硅电容成为高性能电子系统的"性能心脏" [4][10]

三星半导体工艺进展调整 - 三星原定第二季度动工的1.4nm测试线建设计划推迟 投资延至年底或明年上半年[1] - 1.4nm工艺服务可能延期 量产时间预计推迟至2028年左右[1] - 推迟主因是晶圆代工业务市场低迷 第一季度部门亏损约2万亿韩元[1] 三星投资策略变化 - 年度设备投资计划从10万亿韩元削减至5万亿韩元 因客户订单减少和销售额下滑[1] - 采取更保守的投资策略 重心转向"强化内部结构"[1] - 集中资源于年底量产的2nm工艺[1] 2nm工艺进展 - 系统LSI部门采用2nm工艺生产年底发布的Exynos 2600应用处理器[1] - 考虑在Galaxy S26智能手机中搭载该处理器 提升2nm量产可能性[1] - 积极争取北美大型科技公司订单 包括特斯拉和高通等企业的2nm订单[2] 美国工厂规划 - 考虑在新建的美国泰勒工厂部署2nm工艺 相关工艺推进需加快[3]

台积电N2工艺进展 - 台积电首次披露N2（2nm制程）工艺缺陷率（D0）信息，表现优于7nm、5nm及3nm等制程 [2] - N2工艺首次引入GAAFET全环绕晶体管技术，预计年底实现大规模量产，目前距量产还有两个季度 [4] - N2试产近两个月的缺陷率与同期N5/N4工艺相当甚至略低，显著优于N7/N6和N3/N3P工艺 [4] 工艺缺陷率趋势对比 - N7/N6工艺在试产到量产半年周期内综合缺陷率相对较高 [4] - N3/N3P工艺自量产起便保持较低缺陷率水平 [4] - N5/N4工艺从试产阶段开始缺陷率明显更低，表现最为出色 [4] N2工艺发展前景 - 若N2延续N5/N4的改善趋势，未来发展值得期待 [4] - 缺陷率快速下降取决于设计/技术本身，也与制造芯片数量和产能规模密切相关 [4] - N2工艺已流片的芯片数量显著增加，这是其能迅速降低缺陷率的重要原因 [4]