三星晶圆代工先进制程路线调整 - 三星将1.4nm工艺量产时间从原计划的2027年推迟至2029年，未来几年重点转向2nm工艺的成熟度、良率提升及客户导入[1] - 三星在3nm节点率先采用GAA晶体管，但进入2nm后技术难度和资本投入快速上升，竞争不再仅是节点迭代速度[1] - 三星认为与其过早推进1.4nm，不如先将2nm平台做成熟，再通过衍生工艺延长其商业生命周期[1] 三星2nm工艺平台扩展策略 - 三星除标准SF2外，还在推进面向不同应用场景的2nm衍生工艺，并计划在更先进版本中引入背面供电等技术[2] - 三星未来几年核心目标是让2nm成为成熟、可靠且能大规模出货的平台，而非急于实现1.4nm[2] 三星对High-NA EUV的谨慎态度 - 三星未将High-NA EUV作为2nm和1.4nm量产的必选技术，认为该技术仍需进一步成熟[3] - 三星认为从1nm级别及更先进节点开始，High-NA EUV才可能成为量产必需技术，目前正与产业链合作开发[3] - High-NA EUV设备价格昂贵，曝光视场缩小，对AI和HPC芯片可能带来更多拼接需求，且配套环节需同步升级[4] - 三星认为若通过成熟Low-NA EUV体系能实现1.4nm，则无需过早承担High-NA EUV的额外成本和复杂度，等待其成熟用于1nm级节点更务实[4] 先进制程进入“算账时代” - 过去先进制程竞争核心是“谁先进入下一节点”，但2nm及以下单纯追求节点缩小的成本越来越高[6] - GAA、背面供电、EUV、High-NA EUV等新技术需巨额研发和资本投入，每代工艺的性能和密度提升幅度未必能保持过去水平[6] - 先进制程困难已从“做出来”转向“稳定地做出来”，AI GPU和HPC芯片Die尺寸扩大，对良率要求更高[6] - 晶圆厂需计算每片晶圆有效芯片产出及客户是否愿为性能提升支付更高价格[6] - 先进制程价值不再仅来自晶体管微缩，Chiplet、3D堆叠、HBM及先进封装成为提升AI芯片性能的重要手段[7] - 未来先进制程竞争将从“节点竞赛”转向技术、成本和生态的综合竞争，三星延长2nm生命周期是在平衡技术进度与商业回报[7] 台积电A16的领先 - 台积电N2已进入量产，首个后2nm节点A16计划于2026年下半年量产，当三星完善2nm家族时，台积电已向1.6nm级别迈进[9] - A16引入SPR背面供电技术，将电源路径转移至芯片背面，释放正面布线资源给信号传输，改善供电效率[9] - 与N2P相比，A16在相同功耗下速度提升8%至10%，相同速度下功耗降低15%至20%，芯片密度最高提升约10%[10] - 背面供电已成为2nm及以下先进制程重要方向，英特尔在18A中引入PowerVia，台积电采用SPR，三星也在推进相关技术[11] - 台积电对High-NA EUV保持谨慎态度，从三星的延误看，台积电再次赌赢[11] 三星未来三年2nm路线压力 - 三星需提升2nm良率和客户导入速度，同时面对台积电A16及后续节点的持续推进[12] - 到2029年三星推出1.4nm时，台积电和英特尔可能已进入新的技术阶段[12] - 未来先进制程竞争难以用节点数字衡量，GAA、背面供电、EUV、High-NA EUV、DTCO及先进封装将共同决定芯片性能和成本[12] - 竞争正从“谁的节点更先进”转向“谁能用更合理成本将先进技术做成规模化产品”[12] - 三星用未来三年把2nm做成熟、做出规模、做出客户，但2029年台积电和英特尔的位置是竞争关键[12]