DRAM技术演进 - 1990年代DRAM采用平面n沟道MOS FET作为单元晶体管标准结构，但21世纪面临短沟道效应和关断漏电流问题，促使开发横向微型化晶体管结构[1] - 2010年代DRAM单元阵列布局改进使单元面积从8F²缩小到6F²，面积减少25%，6F²布局成为大容量DRAM标准[1] - 10nm以下DRAM将转向4F²布局，采用垂直沟道晶体管(VCT)结构，位线、沟道和电容器垂直排列[3][4] - 三星开发S2CAT(自对准2间距单元阵列晶体管)和VS-CAT(垂直堆叠单元阵列晶体管)3D DRAM原型，通过晶圆键合技术堆叠存储单元阵列与外围电路[6][8] NAND闪存技术突破 - 平面NAND闪存在2010年代初达到小型化极限，3D化成为突破方向，单元串从水平转为垂直方向，电荷存储量增加且干扰减少[10][12] - 3D NAND实现多值存储标准(单单元存储3位数据)，堆叠层数从2010年代初32层发展到2020年代中期300多层，高度增加约10倍[12] - 采用CuA(CMOS under Array)布局减少硅片面积，但面临堆叠增加导致的蚀刻困难和相邻单元干扰问题[12] - 铁电薄膜技术替代传统ONO膜，通过极化方向决定逻辑值，支持3-4位/单元多值存储，降低编程电压并抑制阈值电压波动[13][14][16] 行业技术动态 - imec公布纯金属栅极技术可将3D NAND层间距缩小至30nm，铠侠展示实现高速随机存取的多级编码技术[18] - NEO Semiconductor开发类似3D NAND结构的3D X-DRAM技术，Macronix改进3D DRAM采用水平字线+垂直位线结构[18] - 美光科技开发高性能铁电存储器材料，佐治亚理工学院实现铁电电容器小信号无损读出工艺[19] - 清华大学展示兼容40nm工艺的3.75Mbit嵌入式电阻式存储器，旺宏国际优化交叉点存储器OTS选择器性能[20]

先进封装技术演进 - 半导体封装功能从单纯保护芯片演变为集成多个元件的复杂系统，先进封装成为提升性能的关键[1] - 先进封装无明确定义，泛指比传统单芯片封装更复杂的方案，通常集成多个元件并采用2.5D/3D排列方式[1][7] - 封装技术发展直接关联带宽和功耗两大趋势，通过缩短互连距离提升性能并降低能耗[3][5][6] 封装架构创新 - 表面贴装技术（BGA）取代通孔封装，实现双面元件布局并提高连接密度[8][9] - 阵列引线技术突破边缘引线限制，支持高密度互连（数千连接）并优化信号完整性[11] - 多组件集成通过封装内互连减少PCB连接，遵循类似芯片集成的伦特法则效应[15][17] 关键组件技术 - 再分布层(RDL)实现信号模式转换，解决封装与PCB布线规则差异问题[18][19] - 扇入/扇出技术通过灵活布线实现芯片级封装(CSP)或更大封装尺寸[20][22] - 2.5D/3D架构通过中介层和芯片堆叠提升集成度，HBM内存堆栈是典型3D应用[27][32] 材料与制造工艺 - 有机基板采用ABF等高性能介质材料，平衡信号完整性与热膨胀系数[34] - 硅/玻璃/有机中介层提供不同性价比选择，硅中介层支持最高布线密度[55][56][59] - 混合键合技术消除中间材料，直接连接焊盘与氧化物提升连接质量[79][81] 设计与测试挑战 - 先进封装需芯片/封装/系统协同设计，热分析和信号完整性验证至关重要[107][110] - IEEE 1149/1687等测试标准需适配多芯片环境，支持扫描链集成与并行测试[116][119][123] - 共面性/电迁移/热机械效应构成主要可靠性风险，需材料与工艺优化[127][128] 安全与供应链 - 2.5D封装信号暴露增加信息泄露风险，3D堆叠和混合键合提升逆向工程难度[132][133] - 供应链环节可能引入白盒攻击，需控制组装测试流程防范内部威胁[133][134]

先进封装技术演进 - 半导体封装从单纯保护功能发展为集成多个元件的复杂系统[2] - 先进封装涵盖2.5D/3D等多种集成方案，显著提升信号密度和能效[2][4] - 封装技术变革主要受带宽需求和功耗优化双轮驱动[4][5] 封装架构创新 - 球栅阵列(BGA)取代传统通孔封装，实现双面元件布局[7][8] - 再分布层(RDL)技术突破焊盘限制，支持扇入/扇出布线[17][20] - 中介层技术实现芯片间高密度互连，缩短信号传输距离[46][49] 材料与工艺突破 - 味之素积层膜(ABF)提供更优介电性能和热稳定性[34] - 硅/玻璃/有机中介层形成技术路线竞争，硅中介层当前主导[55][56][59] - 混合键合技术消除中间材料，直接实现芯片间金属-氧化物连接[79] 热管理与可靠性 - 3D堆叠带来散热挑战，需集成散热器/导热片等热管理元件[101][102] - 共面性和热膨胀系数(CTE)匹配成为可靠性设计关键[126][127] - 电迁移风险随互连密度提升而加剧，需特殊分析工具[126] 设计与测试变革 - 系统级协同设计取代传统串行流程，需早期规划热/电/机械特性[106][110] - 测试标准(IEEE 1149/1687/1838)演进应对多芯片封装挑战[115][118][122] - 组装设计套件(ADK)正在形成以标准化复杂封装工艺[112][113] 安全新挑战 - 2.5D封装信号暴露面扩大，需防范探测攻击和信息泄露[133][134] - 混合键合3D堆叠提升物理安全性，但需完善系统级防护[133] - 供应链安全需覆盖基板/中介层等非芯片元件[132][133]

大模型发展对存储技术的挑战 - AI大模型参数规模从GPT-3的1750亿增长至万亿级，计算资源需求激增，存储带宽成为关键瓶颈 [1] - 服务器算力峰值每两年增长3倍，但DRAM带宽增速仅1.6倍/两年，片间互连带宽增速仅1.4倍/两年，导致处理器利用率仅20%-30% [1] - "存储墙"问题制约AI训练和推理效率，内存存取速度滞后处理器计算速度长达20年 [1] HBM技术的突破与局限 - HBM实现每秒1.2TB数据传输速度，带宽为传统DRAM的数倍至数十倍，缓解AI芯片数据获取压力 [2] - 采用3D堆叠和硅通孔(TSV)技术缩短数据传输路径，但制造工艺复杂且成本高昂 [2] 3D铁电RAM的创新优势 - SunRise Memory开发垂直堆叠FeFET单元，存储密度比DRAM提高10倍，功耗降低90% [4][5] - 利用HfO2铁电效应实现非易失性存储，目标兼容3D NAND晶圆厂生产流程 [5] - KAIST通过调控HfO2准同型相界(MPB)实现4F²存储单元面积，为3D堆叠奠定基础 [6] DRAM+非易失性内存的融合方案 - FMC与Neumonda合作开发HfO2基DRAM+，兼具DRAM性能与非易失性，容量可达千兆位级 [8][9] - 相比传统PZT铁电层，HfO2兼容10nm以下制程，与CMOS工艺集成度更高 [9] Imec的2T0C架构革命 - 用两个IGZO薄膜晶体管(2T)替代传统1T1C单元，保留时间>400秒(传统DRAM的1000倍) [11][12] - 2021年优化后实现>1000秒保留时间、<10ns写入速度及无限耐久性(>10¹¹次读写) [15] - 14nm栅长IGZO晶体管保持>100秒保留时间，RIE技术将保留时间延长至4.5小时 [16] 其他新型存储技术进展 - KAIST开发纳米灯丝PCM技术，功耗降低15倍，兼具DRAM速度与NAND非易失性 [19][20] - 英国兰开斯特大学UK III-V Memory写入时间5ns(与DRAM相当)，能耗仅DRAM的1% [21] - 德国JGU团队SOT-MRAM通过轨道霍尔效应降低20%写入电流，能效提升30% [23][24] 行业趋势与未来方向 - AI驱动存储技术进入"架构+材料"双创新阶段，3D堆叠与非易失性成为核心方向 [25] - 多元化技术路线包括3D铁电RAM、IGZO 2T0C、SOT-MRAM等，部分进入工程验证阶段 [25]

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容编译自imec，谢谢。 动态随机存取存储器 (DRAM)是传统计算架构中的主存储器，其位单元在概念上非常简单。它由一 个电容器 (1C) 和一个硅基晶体管 (1T)组成。电容器的作用是存储电荷，而晶体管则用于访问电容 器，以读取存储的电荷量或存储新电荷。 多年来，位单元密度的扩展使业界得以推出后续几代 DRAM 技术，并应对日益增长的 DRAM 需 求。但自 2015 年左右以来，DRAM 内存技术一直难以跟上处理器逻辑部分性能改进的步伐：扩 展、成本和功率效率问题构成了不断上升的"内存墙"的组成部分。大电容限制了 1T1C 位单元的可 扩展性和 3D 集成，而这是迈向高密度 DRAM 的最终途径。此外，随着存取晶体管变得越来越小， 它为电容电荷的流失提供了越来越大的漏电路径。这会降低数据保留时间，并需要更频繁地刷新 DRAM 单元——从而影响功耗。 2020 年，imec 报告了一种新颖的 DRAM 位单元概念，可以一次性解决这两个问题：一个位单元由 两个薄膜晶体管(2T，一个用于读取，一个用于写入) 和无电容器(0C) 组成。薄膜晶体管的导电通道 由氧化 ...

文章核心观点 半导体中介层与基板领域正迎来重大变革，从单纯中介体转变为工程平台，这一转变由人工智能、高性能计算和下一代通信推动，行业正从硅中介层转向有机和玻璃基解决方案，但在制造、热管理等方面面临挑战，需采用新技术和新材料应对 [1] 各部分总结 弥合互联鸿沟 - 半导体行业依赖重分布层（RDL）路由信号，但现有技术已达极限，新基板材料和工艺创新对实现互连密度至关重要 [4] - 行业正从硅中介层转向有机和玻璃基解决方案，有机中介层可实现更大封装尺寸和细间距互连，玻璃基板有机械稳定性和精细RDL功能，但制造和处理存在挑战 [4] - RDL技术发展以支持1μm线/空间分辨率，先进堆叠技术可行，扇出面板级封装（FOPLP）能实现高密度集成，但面临产量和工艺控制挑战 [6][7] 克服制造挑战 - 中介层和基板复杂化使保持纳米级精度成挑战，向面板级处理过渡引入新变量，玻璃芯基板和混合中介层带来制造和缺陷检测难题 [8][9] - 中介层微缩中高纵横比特征电镀困难，制造商需采用人工智能驱动的过程控制和实时监控技术，统计过程控制（SPC）至关重要 [9] 热管理 - 半导体封装发展使热管理成关键障碍，中介层和基板需发挥积极散热作用，高效热解决方案需求增加 [11] - 制造商研究嵌入式微流体冷却通道、相变材料、基于碳纳米管的热界面材料和混合金属有机散热器等新热管理策略 [12] 新材料创新 - 传统有机基板达极限，制造商转向玻璃芯复合材料、陶瓷和有机 - 无机混合结构等新材料，但制造存在复杂性 [14] - 玻璃芯中介层介电常数低、尺寸稳定性好，但有制造挑战；混合基板结合有机和硅优势，但需解决热膨胀失配问题 [14][15] 先进的键合技术 - 传统微凸块键合难满足细间距要求，混合键合成有前途替代方案，但面临表面处理、缺陷缓解和工艺均匀性挑战 [17] - 直接铜互连可提高信号完整性和热性能，但存在防止氧化和管理高压等挑战 [18] - 向细间距键合技术转变对建模和仿真工具提出新要求，扩大生产仍面临挑战 [19] 提高纳米级可靠性 - 确保中介层和基板长期可靠性需转向人工智能驱动的预测建模，准确表征材料特性至关重要 [21] - 缺陷检测需采用人工智能驱动技术，可测试设计（DFT）和嵌入式传感技术可提高可靠性 [21][22] 有源中介层和智能基板 - 中介层和基板向智能系统组件转变，有源中介层可实现更智能信号布线、自适应电源管理和本地化处理 [23] - 光学互连集成到中介层是重要进步，基于硅光子的中介层可实现高速光通信，但面临热挑战和制造难题 [23][24]

文章核心观点 随着imec和ASML重启下一代极紫外（EUV）领域合作，EUV机器所需材料面临挑战，英国初创公司Irresistible Materials开发新一代光刻胶，公司新任首席执行官Dinesh Bettadapur介绍了光刻胶研发情况、面临挑战、供应链及融资计划等内容 [1][2] 光刻胶研发情况 - 公司花十年开发新一代光刻胶，厚度可达7A，层厚仅为7个原子 [1] - 最初使用富勒烯，后转向使用可不同方式触发的有机材料，采用非富勒烯有机化合物、猝灭剂、交联剂和多触发分子，利用化学陷阱控制酸扩散形成分子链 [2] - 光刻胶是非常薄的类型，能达到18nm水平，光刻处理后仍留16nm蚀刻，顶部损耗量小，可满足7A支持要求，有极强可扩展性 [3] 面临挑战 - EUV有极具挑战性要求，优化光刻胶无简单答案，需平衡分辨率和线宽粗糙度等因素，为每个客户每个层提供不同配方 [2] - 启用多个工艺节点时，高NA光刻胶在吸收和聚焦深度方面挑战更复杂，需提出更好配方 [3] 供应链情况 - 光刻胶由四五种原料组成，供应灵活，每种原料可从美国或其他地方采购，必要时需在美国找合作伙伴，将整合原料发送完整配方，与能批量生产的制造合作伙伴合作，产量范围从每月100加仑到1000加仑或更多 [4] - Nano - C生产部分材料，将成为制造合作伙伴，公司正与美国、欧洲和亚洲供应商洽谈以扩大规模，测试会通过imec在欧洲进行 [4] 融资计划 - 公司得到美国材料供应商Nano - C和Mercia Asset Management支持，虽现有资金，但随着加快路线图，将继续寻找其他资金来源，对客户资金、风险投资和其他战略投资者持开放态度 [4][5]

文章核心观点 - ASML和imec签署为期五年的战略伙伴协议，聚焦半导体研究和可持续创新，旨在为行业提供有价值的解决方案 [1][2] 合作协议内容 - 协议为期五年，结合双方知识和专业知识，在推动半导体行业发展和可持续创新两方面提供解决方案 [2] - 合作涵盖ASML全产品组合，聚焦高端节点开发，相关工具将安装在imec试验线及NanoIC试验线，为国际半导体生态系统提供亚2纳米研发基础设施，研发重点还包括硅光子学、存储器和先进封装 [3] - 合作新增领域是为imec研究漏斗中带来环境和社会效益的创新想法和活动提供资金支持 [4] 双方表态 - ASML总裁兼首席执行官称协议标志双方长期合作的下一步，体现共同为半导体行业开发解决方案的雄心，符合投资技术和创新以造福社会的战略 [5] - imec总裁兼首席执行官表示很高兴继续与ASML合作，ASML全产品组合将扩展和完善试验线能力，为半导体生态系统提供先进研发以应对人工智能驱动的技术进步挑战，将可持续创新明确纳入合作是一大亮点 [5] 资金支持 - ASML对合作的投资得到芯片联合项目、佛兰芒政府（用于实现欧盟芯片法案NanoIC试验线）和荷兰政府（作为欧洲共同利益重要项目）资金支持 [5] - NanoIC试验线的购置和运营由芯片联合项目通过欧盟数字欧洲和地平线欧洲计划以及比利时（佛兰德斯）、法国、德国、芬兰、爱尔兰和罗马尼亚等参与国共同资助 [6] - 在imec提供0.55 NA技术是荷兰政府资助的Next Gen - 7A项目一部分 [6] 公司介绍 - ASML是半导体行业领先供应商，为芯片制造商提供软硬件和服务，推动更实惠、强大、节能的微芯片发展，是跨国公司，总部位于荷兰，员工超44000人，在泛欧阿姆斯特丹证券交易所和纳斯达克上市 [8] - imec是纳米电子和数字技术领域世界领先的研究和创新中心，利用先进研发基础设施和超5500名员工及顶尖研究人员进行多领域研发，联合半导体价值链上的行业领导者，总部位于比利时，2022年营收达8.46亿欧元 [9]

EUV技术发展现状 - EUV技术已突破10nm及以下制程限制，展现出不可替代优势[1] - 英特尔、imec、美光、三星等公司近期宣布重要进展，加速EUV商用应用[1] - High NA EUV光刻机成为2025年SPIE大会讨论焦点[2] 英特尔High NA EUV应用 - 英特尔首家购买High NA EUV光刻机，每台价值3.5亿欧元[3] - 使用两台ASML High-NA Twinscan EXE:5000实现季度处理30,000片晶圆[3] - 高数值孔径机器仅需一次曝光和"个位数"处理步骤，完成传统三次曝光40步骤工作[3] - 正在测试18A制造技术，计划用于14A（1.4nm级）芯片生产[3] High NA EUV技术优势 - ASML Twinscan EXE工具单次曝光实现8nm分辨率，显著优于低NA EUV的13.5nm[4] - 高NA EUV将曝光场减少一半，需要芯片设计变更[4] - 不同芯片制造商对高NA EUV采用策略存在差异[4] imec技术突破 - imec实现单次High NA EUV曝光20nm间距金属线结构，良率达90%以上[5][6] - 测试结构（蛇形和叉形）显示随机缺陷数量较少[6] - 电子测试验证了High NA EUV光刻扫描仪及其生态系统能力[8] - 预计2025-2026年实现High NA EUV大批量生产[8] 美光EUV应用进展 - 美光首次在1γ DRAM节点采用EUV技术，推出16Gb DDR5设备[11] - 新器件功耗降低20%，位密度提高30%[11] - 1γ工艺结合EUV与多重图案化DUV技术[15] - 计划使用1γ技术制造GDDR7、LPDDR5X等产品[15] - 获得日本政府465亿日元补助，计划投资5000亿日元[16] 存储厂商竞争格局 - 三星最早将EUV应用于DRAM生产，14nm工艺采用5个EUV层[14] - SK海力士2021年将EUV应用于10nm级第四代DRAM[14] - 美光加入EUV竞争，三家存储厂商技术路线差异明显[17] - 三星和SK海力士计划2023年下半年引入High NA EUV机器[17] 三星EUV薄膜技术 - 三星决定采购日本三井化学EUV光罩薄膜，价值数十亿韩元[22] - 三井化学纳米管薄膜年产能将达5,000片[22] - 三星自主研发EUV薄膜透射率达88%，但商用需90%以上[23] - 推动EUV薄膜国产化，开发碳纳米管薄膜技术[25] 新兴光刻技术 - 瑞典AlixLabs开发原子层蚀刻间距分割技术(APS)[26] - APS可在硅片上蚀刻5nm以下特征，无需多重图案化[27] - 技术可降低成本和环境影响，beta工具将于2025年推出[27]