文章核心观点 - 意法半导体在法国克罗勒的工厂正进行大规模重组，包括裁员和关停旧产线，同时新扩产项目因合作伙伴投资未到位而严重延误，导致员工焦虑加剧，法国半导体行业面临挑战 [1][4][5][6] 公司经营与重组 - 意法半导体宣布全球裁员2800人，其中法国计划在2027年底前裁员1000人，目前法国已有370人通过安置方案离职 [1] - 公司2024年营收同比下滑23.2%，2025年前三季度营收跌幅进一步扩大至15% [2] - 重组计划包括在2027年底全面关停克罗勒工厂的200毫米晶圆生产线，但保留研发部门 [1][2] 新业务与项目进展 - 公司宣布开拓芯片封装、晶圆电性测试等新业务，但工会预测晶圆电性测试业务到2027年仅需约100个岗位，自动化程度高 [4] - 名为“自由”的300毫米晶圆扩产项目计划将产能提升一倍，总投资近75亿欧元，并获得法国政府29亿欧元补贴 [4] - 项目规划新建6座生产厂房，但因2023年夏季公众调查环节出问题而延误，目前仅3座竣工，生产设备交付严重滞后 [4][5] - 项目已完成计划投资额的70%，并于2024年投产，但未披露具体产能 [5] - 剩余3座厂房建设悬而未决，主要因合作方格芯未兑现其承担总投资三分之二（约50亿欧元）的承诺 [5] 合作伙伴与政府补贴 - 合作方格芯近期投资11亿欧元扩大德国德累斯顿工厂产能，并公布110亿欧元融资计划用于美国工厂建设 [7] - 意法半导体与格芯曾承诺合作项目将创造1000个就业岗位，目前仅创造约250个岗位 [7] - 法国政府根据协议将向意法半导体提供最高10.5亿欧元补贴，首笔3.098亿欧元已于2024年到账，2025年补贴金额未披露 [7] - 法国工业部证实，因项目推进未达预期，格芯尚未从法国政府获得任何原计划最高18.5亿欧元的补贴 [8] 行业环境与同行动态 - 微电子市场具有周期性波动特点，当前行业处于转型过渡期并暂时陷入低谷 [2] - 另一家法国半导体企业索泰克在2023年11月推出为期6个月的“复苏型”长期部分工时制计划，这是其自2015年以来的首次类似举措，引发员工对公司前景的疑虑 [8] - 索泰克工会与管理层达成协议，2026年9月前不会因经济原因裁员，但资方未就自愿离职计划给出明确承诺 [8]

Wi-Fi 8 技术定位与核心目标 - 英特尔将Wi-Fi 8定位为“人工智能时代的核心连接技术”，旨在确保无线连接不成为访问海量计算与存储资源的性能瓶颈 [1] - 与前代技术聚焦“提速”不同，Wi-Fi 8的研发思路迎来小幅转变，其新增功能将以更精细、更实用的形态呈现，而非提升理论峰值速率或采用更宽信道 [1] - 核心目标是提升网络可靠性、降低时延并赋予更强的智能属性，以解决前代技术未能完全满足的用户痛点 [4] Wi-Fi 8 带来的关键性能提升 - 在相同传输距离内，用户将Wi-Fi 7设备更换为Wi-Fi 8设备后，可获得更高的数据传输速率 [1] - 通过“无缝漫游”技术，设备在不同无线接入点（AP）间切换的时延可从数十毫秒降至个位数毫秒级别，并实现零数据包丢失 [4] - 采用更智能的调制编码方案（MCS），允许每条数据流根据自身信号状况选择最优编码方案，从而提升链路可靠性与传输性能 [6] - 采用码字长度是Wi-Fi 7两倍的低密度奇偶校验（LDPC）编码技术，可实现更高效纠错，减少数据重传，并延长信号传输距离 [7] - 通过多无线接入点（AP）协同工作机制，可避免信号冲突，减少设备等待与重试的时间损耗 [7] Wi-Fi 8 的智能与环境感知能力 - 技术将大幅优化服务质量（QoS）功能，可精准识别低时延需求的网络流量（如视频会议、游戏）并赋予其传输优先级，以应对多类型流量共存的场景 [5] - 搭载基于无线电波的环境感知功能，设备能够精准检测自身与周边设备的距离和方位，实现距离测量、人员存在检测及手势识别 [5] - 赋予设备环境感知能力，可实现应用场景如：会议会话在笔记本电脑与手机间根据用户位置自动无缝切换、设备靠近自动唤醒、离开自动锁定等 [6] Wi-Fi 8 的技术规范与兼容性 - 将基于Wi-Fi 7的基础技术规范研发，支持2.4GHz、5GHz和6GHz三大无线频段，并采用320MHz信道带宽，是前代技术信道带宽的两倍 [8][9] - 具备向下兼容性，Wi-Fi 5/6/7终端设备可与Wi-Fi 8接入点互联互通，但无法享受新技术红利 [9] - 安全性全面升级，新增控制帧加密功能，支持IEEE P802.11bi标准，为Wi-Fi握手协议提供更强加密保护，进一步提升用户隐私安全 [8] 行业进展与公司策略 - 芯片制造商博通（Broadcom）近期已宣布推出Wi-Fi 8芯片产品组合 [9] - 英特尔计划等待相关认证标准落地后再推出产品，以确保不同厂商设备间能无缝协同工作，避免技术兼容问题 [9] - 该技术预计还需数年时间才会应用于终端设备 [1]

公众号记得加星标⭐️，第一时间看推送不会错过。 昨日（27 日）晚间 23 时左右中国台湾发生有感地震，地震规模达 7.0 级，不仅中国台湾北部震感强 烈，南部也有明显震感。 中国台湾气象部门地震测报中心科长陈达毅表示，本次地震震中位于宜兰外海，与今年 8 月 27 日发 生的 6.1 级地震震中位置最为接近。从目前监测情况来看，未来一周不排除发生 5.5 至 6.0 级余震的 可能性。 加星标⭐️第一时间看推送，小号防走丢 求点赞 求分享 求推荐 ★ 替代EUV光刻，新方案公布！ ★ 半导体设备巨头，工资暴涨40% ★ 外媒：美国将提议禁止中国制造的汽车软件和硬件 中国台湾气象部门晚间通报，当日 23 时 05 分发生芮氏 7.0 级地震，震中位于宜兰县外海，震源深 度 72.8 公里。宜兰、新北、花莲、台北、基隆、桃园、新竹、台中、南投、苗栗、彰化、云林、嘉 义、台南等地区的最大震度达到 4 级。 （来源 ：钜亨网 ） *免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该 观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。 台积电就 ...

公众号记得加星标⭐️，第一时间看推送不会错过。 训练大型新型AI模型的速度，归根结底取决于两个词：向上（up）与向外（out）。 在数据中心领域，横向扩展（scaling out）指增加可互联的AI计算机数量，将大型任务拆分处理；而 纵向扩展（scaling up）则是在每台计算机中集成尽可能多的图形处理器（GPU），通过互联使其等 效于一个巨型GPU，从而更快地处理更大规模的任务模块。 这两种扩展方式依赖不同的物理连接技术。横向扩展主要依靠光子芯片和光纤，二者结合可实现数百 米甚至数千米的数据传输；纵向扩展形成的网络密度约为横向扩展的10倍，其核心技术则更为简单经 济——通常是长度不超过1-2米的铜缆。 但高性能计算机所需的GPU间数据传输速率不断攀升，已逐渐逼近铜缆的物理极限。数据中心互联初 创企业Point2 Technology的产品营销与业务拓展副总裁戴维·郭（David Kuo）表示，当铜缆的带宽 需求接近太比特/秒级别时，物理规律决定了其必须做得更短、更粗。这带来了两大难题：一是当前 计算机机柜内部空间本就拥挤，二是头部AI硬件企业英伟达（Nvidia）计划到2027年将每系统最大 GPU数量从 ...

全球半导体架构格局的历史性转折 - 开源RISC-V架构在2025年12月末实现25%的市场渗透率，标志着专有架构垄断时代落幕 [1] - 高通以24亿美元收购Ventana Micro Systems，META战略收购Rivos，科技巨头正通过收购迈向“无ARM”路线图，以全面掌控自身芯片命运 [1] 技术突破与“无ARM”路线图 - RISC-V指令集架构具备模块化特性，允许无需许可和支付高昂专利费即可添加自定义指令，与ARM的僵化授权模式形成对比 [3] - 高通收购Ventana旨在获取其高性能Veyron系列RISC-V核心，以开发面向汽车和企业服务器的定制平台，规避专有核心的限制与法律纠纷 [3] - META收购Rivos旨在提升AI推理效率，其MTIA系列定制AI芯片正基于RISC-V重新架构，以优化大语言模型所需的特定数学运算，最大化数据中心每瓦性能 [3] - RISC-V在边缘AI和物联网的集成应用中，通过将神经处理单元直接嵌入CPU流水线，可使边缘设备时延降低高达40% [4] 半导体一线阵营的变革冲击 - 高通转向RISC-V是对抗ARM授权纠纷和知识产权成本上涨的关键对冲手段，通过掌控Ventana知识产权获得永久免专利费基础，有望在服务器和个人电脑市场与英特尔竞争 [6] - META等超大规模企业采用开源架构设计自有专用AI推理芯片，可能减弱对英伟达高利润率通用GPU的依赖，基于Rivos技术的芯片未来五年或为META节省数十亿美元资本支出 [6] - RISC-V达到25%市场渗透率降低了初创企业进入风险，成熟的工具和生态系统使新进入者能以更快速度、更低成本将专用AI芯片推向市场 [7] - ARM在移动和物联网领域的主导地位受到“免费替代方案”冲击，被迫在授权条款和技术性能上加速创新以证明其溢价合理性 [7] 地缘政治与全球芯片对冲策略 - 在贸易限制与“芯片战争”背景下，RISC-V成为各国寻求半导体独立的终极对冲工具，“半导体主权”诉求加速了全球供应链重构 [9] - RISC-V的增长主要得益于边缘AI领域对高度专用、低功耗芯片的迫切需求，预计到2031年，其知识产权总收入将达到20亿美元 [9] - RISC-V生态系统的碎片化是潜在风险，架构的高度灵活性可能导致硬件“巴尔干化”，未来核心挑战是在保障创新自由的同时确保跨芯片兼容性 [9] 未来展望：2031年及以后 - 未来3-5年，RISC-V焦点正从物联网和汽车转向高性能计算和服务器市场，专家预测到2031年该架构在数据中心芯片市场的占比或超30% [11] - 下一代超级计算机可能搭载RISC-V加速器 [11] - 行业正推进“RISC-V软件生态系统”计划，目标是确保安卓、Linux等主流操作系统能在RISC-V上原生优化运行，以消除其进入消费市场的最后障碍 [11] - 随着芯片复杂度提升，行业需开发新的自动化工具以应对大规模开源硬件的复杂度管理难题 [11] 计算新时代的开启 - RISC-V市场渗透率突破25%是科技史分水岭，标志着行业从专有硬件时代迈向透明协作、全球创新的新模式 [13] - 高通和META的收购表明全球最具影响力的企业已押注开源未来，一个更具韧性、成本效益和可定制的硬件生态系统正在诞生 [13] - 架构垄断时代结束，开源芯片时代正式来临，RISC-V在服务器和移动市场的持续扩张将是其角逐全球主导地位的最后疆场 [13]

公众号记得加星标⭐️，第一时间看推送不会错过。 尤其近段时间，玻璃基板领域的行业动态密集涌现：日本Rapidus全力探索玻璃基板技术，三星电机 计划与日本住友化学成立合资企业专攻玻璃基板生产，同时三星通过收购JWMT股份打通全产业链布 局。这一系列动作，清晰凸显出全球产业界在玻璃基板领域的持续深耕与战略布局，一场围绕先进封 装材料的变革已悄然酝酿。 打破传统瓶颈，玻璃基板来势汹汹 长期以来，有机基板因成本低、工艺成熟成为芯片封装的主流选择，硅中介层则凭借精细布线能力占 据部分高端市场，但随着AI芯片、高性能计算芯片对高带宽、低功耗的需求激增，两者的局限性日益 凸显，例如有机基板存在信号传输损耗大、热膨胀系数与硅芯片匹配度差、大尺寸封装易翘曲等问 题；硅中介层则面临成本高昂、尺寸受限及信号干扰的困扰。 相较之下，玻璃基板凭借天然材料特性实现了性能的全面突破，赵瑾等行业专家在《玻璃基板技术研 究进展》中指出，其核心优势集中在三大维度，且相关性能指标均有明确数据支撑： 需要明确的是，半导体领域的玻璃基板并非单一概念，其主要分为玻璃中介层（玻璃转接板）和玻璃 芯基板两大类型，二者在先进封装中承担不同角色，分别适配2. ...

核心观点 - 根据行业报告，AMD和英伟达计划从2026年初开始在全球范围内多次上调GPU价格，预计AMD在1月率先行动，英伟达在2月跟进，未来数月可能每月调价一次[1][2] - 内存成本（如DDR5）的急剧上涨是推动此轮GPU涨价的核心因素之一，部分内存成本已增长两到四倍，可能导致最终显卡售价达到官方建议零售价的两倍[2] - 尽管最终零售价由板卡厂商决定，但由于GPU核心和显存模块的采购成本已占整卡成本近80%，且上游供应商提价，下游厂商几乎别无选择，只能将成本转嫁给消费者[2][3] 涨价时间与节奏 - AMD面向板卡厂品牌的GPU预计在2026年1月迎来首轮涨价，并在接下来几个月内多次上调[1] - 英伟达面向加装卡品牌的GPU预计从2026年2月开始涨价[1] - 在2025年12月期间，部分品牌已进行小幅提价，但1月是否执行涨价将由各家加装卡厂商自行决定[1] - 未来几个月里，两家公司可能会几乎每个月都上调一次GPU价格[2] 涨价原因与成本结构 - GPU核心加显存在交付给板卡厂商时，已占到整卡成本的近80%[2] - DDR5以及其他主流DRAM模块价格快速上涨，内存成本出现了两到三倍、甚至三到四倍的增长[2] - 在此成本压力下，显卡最终售价可能会达到官方建议零售价的两倍[2] - 如果AMD和英伟达向板卡厂商提供的显存模块价格上涨，下游厂商几乎只能尽快提高显卡售价[3] 产品与市场动态 - AMD RDNA 4产品线的GPU型号数量有限，而大多数上一代产品已经进入生命周期终止阶段[2] - 这意味着RX 9000系列和RTX 50系列显卡在未来两个月内都将变得更加昂贵[2] - 一些品牌已经开始通过销售溢价版本的RTX 50系列来“试水”，RTX 5090的售价可能接近5000美元[3] - AMD新一代产品线（如RX 9070 XT旗舰卡）的价格刚刚接近官方建议零售价，但很可能很快又会回到更高价位[1]

公众号记得加星标⭐️，第一时间看推送不会错过。 锗（Germanium）—— 这种曾被认为已被完全研究透彻的半导体，近日令科学界倍感惊喜。当与合 适的金属结合时，它能转变为超导材料——这一发现或可填补经典电子技术与下一代量子器件之间的 鸿沟。 多年来，研究人员一直梦想将传统计算机硬件与量子处理器融合。尽管大多数研究聚焦于量子比特 （qubits）的构建——量子比特是量子计算的基础单元，但这些脆弱的元件无法孤立工作。它们需要 依靠传统电子技术构成的接口来实现控制、稳定，并与现有系统连接。 发表于《自然·纳米技术》（Nature Nanotechnology）的一项新研究，详细阐述了科学家如何成功将 锗转化为零电阻导电材料。锗早已是半导体行业的支柱材料，如今它有望成为连接量子技术与经典技 术的"缺失环节"——兼具极高灵敏度与已验证的可扩展性。 原子层面的非凡稳定性 锗和硅这类材料介于金属和绝缘体之间。要使其具备超导性，科学家必须引入大量自由电子。在这项 实验中，研究人员通过向锗中重度掺杂镓（gallium）实现了这一目标——用镓原子替换了17.9%的 锗原子。 *免责声明：本文由作者原创。文章内容系作者个人观点， ...

UALink联盟与规范的发布 - 由AMD、Intel、Broadcom、Cisco、Google、HPE、Meta、微软等芯片、网通与云端服务大厂组成的UALink联盟，于2025年4月正式发布UALink 1.0版开放式加速器芯片互连I/O架构规范[1] - 联盟成立于2024年5月，旨在建立开放的GPU加速器互连I/O规范，为AI伺服器与丛集中的加速器提供高速、低延迟的I/O连结架构，以对抗Nvidia的NVLink技术[1] - 截至2025年1月，阿里云、苹果与Synopsys也已加入，联盟理事会加上贡献者成员超过65家[1] UALink推出的背景与目的 - Nvidia在GPU加速器市场的优势不仅在于GPU本身，其专属的NVLink高速I/O架构是维系其地位的关键“护城河”，能实现大量GPU互连以构建超大规模运算环境[1] - AMD与Intel的GPU在单卡运算效能上不亚于Nvidia，但其互连I/O架构在需要多GPU协同运作时，连结能力与频宽不如NVLink，尤其在跨节点和连结GPU数量多时差距显著[2] - UALink是“非Nvidia阵营”抗衡NVLink的解决方案，其吸引力在于提供了一套替代的开放式GPU互连I/O架构方案，并具有多供应商参与带来的通用性与成本效益[2] UALink 1.0技术规格 - UALink 1.0基于乙太网路实体层的200G规格，每通道传输速率为100 Gb/s或200 Gb/s，实际信号速率为212.5 GT/s[5] - 可以1、2、4条通道组成1个链结，在4通道下可提供800 Gb/s的资料传输频宽，即单向100 GB/s，双向200 GB/s[5] - 透过UALink交换器介接，最多可让1,024个GPU加速器互连，组成1个纵向扩展的AI Pod单元[6] UALink 1.0与NVLink的规格对比 - 在单一通道传输频宽上，UALink 1.0与NVLink 4.0/5.0相同，均为100 Gb/s或200 Gb/s[6] - 在单个链结频宽上，UALink 1.0的4通道链结提供双向200 GB/s频宽，高于NVLink 4.0/5.0的2通道链结[6] - 在单个GPU总传输频宽上，UALink 1.0为每个GPU提供最大800 GB/s的总传输频宽，远低于NVLink 4.0的900 GB/s和NVLink 5.0的1800 GB/s[6] - 在GPU互连规模上，UALink 1.0允许最多1,024个GPU互连，高于NVLink搭配交换器允许的576个直连GPU数量[6][7] - 综合来看，UALink 1.0的能力大致介于NVLink 4.0与NVLink 5.0之间，已具备竞争能力[7] 产品推出时间与未来挑战 - 第一批支援UALink 1.0的产品预计要到2026到2027年间才会推出，届时AMD与Intel的GPU加速器，以及Astera Labs、Broadcom的交换器都将支援[7] - 产品推出时间是一大弱点，因为届时Nvidia很可能也会推出新一代的NVLink 6.0，再次在效能规格上拉开与UALink的差距[7]

英特尔晶圆代工展示极致多芯片封装技术 - 英特尔晶圆代工展示了一款概念性多芯片封装设计，其尺寸可扩展至市面上最大AI芯片的12倍（光罩尺寸为12倍，超过了台积电的9.5倍）[1] - 该设计旨在面向人工智能和高性能计算应用，集成了至少16个计算单元和24个HBM5内存堆栈[1] - 英特尔此前已率先打造了由47个芯片组成的显式解耦式芯片设计，其Ponte Vecchio计算GPU保持着多芯片设计数量最多的纪录[1] 封装结构与工艺技术 - 概念设计采用2.5D/3D多芯片封装，包含16个大型计算单元（AI引擎或CPU）[1] - 计算单元采用英特尔14A甚至更先进的14A-E工艺技术制造（1.4nm级、第二代RibbonFET 2环栅晶体管、改进的PowerVia Direct背面供电）[1] - 计算单元位于八个采用18A-PT工艺（1.8nm级，通过硅通孔和背面供电增强性能）制造的基础芯片之上，这些基础芯片可执行额外计算或提供大量SRAM缓存[2] - 计算单元与基础芯片之间利用超高密度10微米以下铜对铜混合键合技术（Foveros Direct 3D）连接，以提供最大带宽和功率[2] - 基础芯片之间以及与I/O芯片的横向（2.5D）互连采用基于UCIe-A的EMIB-T（增强型嵌入式多芯片互连桥，带有TSV）技术，最多可支持24个HBM5内存堆叠[2] 互连、内存与扩展能力 - 封装提议使用基于UCIe-A的EMIB-T接口连接定制的HBM5模块，而非符合JEDEC标准的HBM5堆栈，可能是为了获得更高的性能和容量[3] - 整个封装还可容纳PCIe 7.0、光引擎、非相干结构、224G SerDes、用于安全等的专用加速器，甚至LPDDR5X内存以增加DRAM容量[3] 产品路线图与行业竞争 - 英特尔展示了两种概念设计：“中等规模”设计包含四个计算单元和12个HBM显存；“极端规模”设计包含16个计算单元和24个HBM5显存堆栈[7] - 中等规模设计以今天的标准来看相当先进，但英特尔现在就可以量产[7] - 这种极致封装概念可能会在本十年末出现，届时英特尔将完善其Foveros Direct 3D封装技术以及18A和14A生产节点[7] - 如果英特尔能在本十年末生产出这种极致封装，将使其与台积电并驾齐驱，台积电也计划推出类似产品，预计部分客户会在2027-2028年左右使用其晶圆级集成产品[7] 技术挑战 - 在短短几年内将这种极致设计变为现实是一个巨大挑战，必须确保组件在安装到主板上时不会变形，即使是在极小的公差范围内，也不会因长时间使用后的过热而发生形变[7] - 行业需要学习如何为尺寸堪比智能手机（最大可达10,296平方毫米）的巨型处理器提供充足的热量和散热[7]