Apple Silicon发展历程 - 2020年WWDC宣布从英特尔转向自研Apple Silicon芯片，开启两年过渡期[2] - 采用统一内存架构，使GPU可访问比独立显卡更大的内存空间[4] - 神经引擎的引入将移动芯片前瞻性功能引入桌面平台[2][4] 技术架构演进 - M1采用5nm工艺，集成160亿晶体管，神经引擎运算速度11万亿次/秒[10] - M2晶体管增至200亿，神经引擎运算速度提升至15.8万亿次/秒[18] - M3升级3nm工艺，晶体管达250亿，引入动态缓存和硬件级光线追踪[25] - M4晶体管数量增至280亿，神经引擎运算速度达38万亿次/秒[32][34] 性能提升对比 - 单核性能：M4较M1提升60%，M4 Max较M1 Max提升62%[41][43] - 多核性能：M4较M1提升74%，M4 Max较M1 Max提升203%[43][46] - 图形性能：M4 Metal跑分较M1提升74%，Pro/Max系列代际提升约65%[46][49] 产品线扩展 - M1系列从基础版逐步扩展至Pro/Max/Ultra版本，Ultra采用双芯片互联技术[10] - M3系列打破发布节奏，首次同时推出基础/Pro/Max三款芯片[22] - M4 Pro支持Thunderbolt 5，带宽翻倍至80Gbps[36] 行业影响与未来展望 - 芯片设计理念影响整个计算行业处理器选择方向[2] - 预计M5将采用CPU/GPU分离设计，M6可能集成蜂窝调制解调器[53] - 代际性能提升呈现稳定趋势，预示持续创新潜力[49][51]

光刻技术突破 - 初创公司Lace Lithography AS正在开发一种新型光刻技术，使用原子发射来定义特征，分辨率超越极紫外光刻技术（EUV）的极限 [1] - 该技术称为BEUV，理论上可实现更精细的特征，支持晶体管持续小型化并延伸摩尔定律 [1] - 传统EUV系统使用13.5nm波长的光，而原子光刻技术能够实现直接无掩模图案化，分辨率小于EUV系统的波长限制 [1] - 公司声称该技术为芯片制造商提供领先当前技术15年的功能，且成本更低、能耗更低 [1] 公司背景与研发 - 公司由卑尔根大学首席执行官Bodil Holst教授和首席技术官Adria Salvador Palau于2023年7月共同创立 [1] - 首席技术官在卑尔根大学获得博士学位，目前公司在西班牙巴塞罗那运营 [1] - 公司创始人共同撰写了一篇发表在《物理评论A》上的论文，题为《利用中性氦原子进行真实尺寸表面映射》，详细介绍了立体氦显微镜的实现和操作 [1] 欧盟资助项目 - FabouLACE是由欧盟资助的项目，预算为250万欧元，由欧洲创新委员会提供，项目周期为2023年12月1日至2026年11月30日 [2] - 项目采用亚稳态原子和基于色散力的掩模，可实现2纳米工艺 [2] - Lace光刻技术已获授权在2031年前将该技术推向市场，性能将由IMEC研究机构监测和验证 [2] - NanoLACE是欧洲早期的研究项目，于2019年启动，2024年12月31日结束，已获得336万欧元资助，预算为365万欧元 [2] 融资与支持 - Lace Lithography于2023年7月筹集了约450,000欧元的种子轮融资 [2] - 融资由Runa Capital、Vsquared Ventures、Future Ventures、欧洲创新委员会、挪威创新局和挪威研究委员会提供支持 [2]

光刻技术突破 - 初创公司Lace Lithography AS正在开发一种新型光刻技术，使用原子发射来定义特征，分辨率超越极紫外光刻技术(EUV)的极限 [2] - 该技术称为BEUV，理论上可实现更精细的特征，支持晶体管持续小型化并延伸摩尔定律 [2] - 原子光刻技术能够实现直接无掩模图案化，分辨率小于受波长限制的EUV系统 [2] 技术优势 - 公司声称该技术为芯片制造商提供领先当前技术15年的功能，且成本更低、能耗更低 [2] - 相关论文《利用中性氦原子进行真实尺寸表面映射》发表在《物理评论A》，详细介绍了立体氦显微镜的实现 [2] - FabouLACE项目采用亚稳态原子和基于色散力的掩模，可实现2纳米工艺 [2] 公司背景与融资 - 公司由卑尔根大学Bodil Holst教授和Adria Salvador Palau博士于2023年7月共同创立 [2] - 2023年7月完成种子轮融资约45万欧元，投资方包括Runa Capital、Vsquared Ventures等机构 [2] - 公司目前在挪威卑尔根和西班牙巴塞罗那运营 [2] 研发项目进展 - FabouLACE项目由欧盟资助250万欧元，2023年12月启动至2026年11月结束 [2] - NanoLACE研究项目于2019年启动，获资336万欧元(总预算365万欧元)，2024年12月结束 [2] - 欧盟委员会授权Lace光刻技术在2031年前推向市场，性能由IMEC研究机构监测验证 [2]

先进的逻辑技术 - 台积电推出全球最先进的2纳米CMOS逻辑平台N2，采用GAA纳米片晶体管，芯片密度增加1.15倍，速度提升15%，功耗降低30% [4] - 英特尔展示栅极长度6纳米、接触式多晶硅间距45纳米的RibbonFET CMOS晶体管，电子迁移率在硅厚度低于3纳米前不会下降 [6][7] - 台积电展示48纳米栅极间距全功能单片CFET反相器，n型和p型器件均具有74-76mV/V的良好亚阈值斜率 [11][13] - 北京大学团队构建100纳米栅长A-CNT MOSFET，饱和通态电流2.45mA/μm，峰值跨导3.7mS/μm，非本征截止频率302GHz [17][19] 存储器技术 - Kioxia团队开发新型4F2 DRAM，采用GAA IGZO垂直沟道晶体管，导通电流超过15μA/单元，关断电流1aA/单元 [27][29] - IMEC研究发现使用贫铟薄膜和限制工作波形占空比可缓解IGZO TFT阈值电压不稳定性 [33][35] - 台湾大学团队构建具有β-W电极的MFM电容器，与HZO表现出2.9%晶格失配度，实现无疲劳耐久性 [38][40] 内存计算 - 清华大学团队开发首款基于金属氧化物CFET的3D集成芯片，与2D CIM电路相比面积、延迟和能耗分别降低55.1%、24.8%和44.9% [41][43] - 3D FeNAND阵列将模拟CIM密度提高4,000倍，计算效率比2D阵列高1,000倍，MAC运算准确率达87.8% [45][47] 高频和功率器件 - 英特尔在300毫米GaN-on-TRSOI衬底上制造GaN MOSHEMT射频晶体管，截止频率fT=190GHz，fMAX=532GHz [47][49] - 弗吉尼亚理工大学团队构建横向Ga2O3 JFET，击穿电压超过10kV，导通电阻703mΩ·cm2，可在250℃下工作 [51][54] 传感与成像 - 首尔国立大学团队开发集成气体、气压和温度传感的智能多模设备，气体检测准确率97.8% [57][59] - 索尼实现单个芯片同时获取RGB图像和测距信息，采用1.0μm拜耳像素和4.0μm测距像素 [60][61] - 台湾清华大学团队构建双换能间隙CMOS-MEMS CMUT阵列，超声发射效率16.7kPa/V/mm²，接收灵敏度57mV/kPa [65][66] 多元化主题 - 三星通过计算机建模从3,888种硫族化物组合中筛选出18种候选材料用于SOM应用 [70][72] - DeepSim公司开发AI加速的多尺度原子到电路热模拟流程，可在10分钟内完成RISC-V内核纳米级温度预测 [72][73]

二维半导体技术突破 - 中国科学家成功研制出基于二硫化钼的微芯片RV32-WUJI，包含5931个晶体管，每个仅三个原子厚，是目前二维材料领域最复杂的微处理器 [2] - 该芯片采用RISC-V开源架构，支持32位指令集运算，并构建在绝缘蓝宝石基板上以实现晶体管电子隔离 [2] - 相比此前最大的二维逻辑电路（156个晶体管），新芯片规模扩大38倍 [2] 材料与工艺创新 - 二硫化钼由钼原子层夹在硫原子层间构成，被视为延续摩尔定律的潜在硅替代材料 [2] - 团队开发了包含25种逻辑单元的标准单元库，支持"与/或"等基础功能 [2] - 通过机器学习优化制造流程，在实验室环境下实现99.77%的良率 [2] 性能参数与行业对比 - 晶体管沟道长度当前为3微米，计划通过改进光刻技术进一步缩小尺寸 [3] - 芯片在1kHz频率下功耗仅0.43毫瓦，但晶体管数量和工作频率仍比硅芯片低数百万倍 [3] - 研究人员强调该成果基于大学实验室设备，若获产业界投入有望加速性能追赶 [3] 应用前景 - 重点布局物联网边缘计算芯片和智能传感芯片领域，以快速体现二维半导体竞争力 [2] - 该技术标志着二维材料从实验室研究向工程应用的转变，为后硅时代提供可行替代方案 [2]

先进的逻辑技术 - 纳米片晶体管和3D互补场效应晶体管(CFET)是延续摩尔定律的关键技术，纳米片架构比FinFET具有更好的静电控制、更高驱动电流和可变宽度，CFET通过堆叠n-FET和p-FET使晶体管密度翻倍[3] - 台积电发布2纳米CMOS逻辑平台(N2)，采用GAA纳米片晶体管，芯片密度比3纳米平台(N3)增加1.15倍，速度提升15%同时功耗降低30%，计划2025年下半年量产[3][4] - 英特尔展示栅极长度6纳米、接触式多晶硅间距45纳米的RibbonFET晶体管，电子迁移率在硅厚度低于3纳米前不会下降，研究表明3纳米是RibbonFET的实际缩放极限[8][9] - 台积电构建业界首个48纳米栅极间距的全功能CFET反相器，采用背面接触技术，n型和p型器件均具有74-76mV/V的亚阈值斜率，为未来逻辑技术微缩铺平道路[14][15] 新兴逻辑器件材料 - 北京大学团队采用高密度定向碳纳米管阵列构建100纳米栅长MOSFET，创下2.45mA/μm饱和通态电流和302GHz截止频率的纪录，性能超过硅平面FET[23][25] - 使用钌源漏接触的WSe2 PMOS器件实现156mV/dec亚阈值斜率和132μA/μm漏极电流，展示二维材料在下一代电子器件中的潜力[31][33] 存储器技术突破 - Kioxia团队开发新型4F2 DRAM，采用GAA IGZO垂直沟道晶体管，导通电流超过15μA/单元，关断电流低至1aA/单元，成功构建275Mbit阵列展示高密度潜力[33][35] - IMEC研究发现IGZO TFT阈值电压不稳定性可通过贫铟薄膜和限制工作波形占空比缓解，为未来DRAM可靠性提升提供解决方案[39][41] - 台湾大学团队开发具有β-W电极的金属-铁电-金属电容器，与HZO材料配合实现无疲劳耐久性，为高性能存储器开辟道路[44][45] 内存计算创新 - 清华大学团队开发首款基于金属氧化物CFET的3D集成芯片，包含Si-CMOS逻辑层、RRAM层和OS-CFET层，与2D方案相比面积减少55.1%，延迟降低24.8%，能耗下降44.9%[48][50] - 3D FeNAND阵列将模拟内存计算密度提升4000倍，计算效率比2D阵列高1000倍，在边缘计算应用中实现87.8%准确率的乘法累加运算[50][52] 高频与功率器件 - 英特尔在300毫米GaN-on-TRSOI衬底上制造高性能GaN MOSHEMT晶体管，实现190GHz截止频率和532GHz最大振荡频率，推动6G通信发展[54][56] - 弗吉尼亚理工大学团队开发横向Ga2O3结栅场效应晶体管，击穿电压超过10kV，导通电阻低至703mΩ·cm2，首次展示250℃工作和3kV可靠性数据[58][59] 传感与成像技术 - 首尔国立大学开发集成气体、气压和温度传感的智能多模设备，利用内存计算实现97.8%气体检测准确率[65][67] - 索尼实现单芯片集成RGB像素和近红外测距像素，采用1.0μm拜耳像素和4.0μm测距像素，无视差获取高分辨率图像和深度信息[68][69] - 台湾清华大学团队开发双换能间隙CMOS-MEMS CMUT阵列，实现16.7kPa/V/mm²超声发射效率和57mV/kPa接收灵敏度[73][74] 研发方法创新 - 三星通过计算机建模从3888种硫族化物组合中筛选18种候选材料，加速仅选择器存储器技术开发[78][79] - DeepSim公司开发AI加速的多尺度热模拟流程，可在10分钟内完成从原子到电路级别的温度预测，解决2D/3D IC热管理挑战[81][82]

二维半导体技术突破 - 中国科学家成功研制出基于二硫化钼的微芯片RV32-WUJI 该芯片包含5931个晶体管 每个晶体管仅三个原子厚 是目前二维材料领域最复杂的微处理器 [1] - 相比此前最大的二维逻辑电路（156个晶体管） 新芯片规模提升38倍 标志着二维半导体从实验室研究向工程应用的转变 [1] - 采用CMOS技术制造 晶体管沟道区域长度为3微米 计划通过改进光刻工具进一步缩小尺寸以提高集成密度 [2] 技术架构与制造工艺 - 芯片搭载RISC-V开源指令集架构 可执行32位标准指令 构建于绝缘蓝宝石基板实现晶体管电子隔离 [2] - 开发了包含25种逻辑单元的标准单元库 支持"与"、"或"等基础功能运算 [2] - 利用机器学习优化制造流程 在实验室级别设备下实现99.77%的良率 [2] 性能参数与应用前景 - 工作频率1千赫兹时功耗仅0.43毫瓦 虽性能远低于硅基芯片（晶体管数量差百万倍 频率差百万倍） 但展示出低功耗优势 [3] - 目标应用场景包括物联网边缘计算芯片和智能传感芯片 这些领域可快速体现二维半导体竞争力并为高密度芯片发展提供反馈 [2] - 研究团队强调 若获得产业资源投入 二维半导体性能赶超硅基技术的速度可能超预期 [3] 材料科学意义 - 二硫化钼（钼硫双层结构）被寄望延续摩尔定律 解决硅材料物理极限后的替代方案问题 [1] - 当前限制因素并非器件性能 而是缺乏可扩展、可重复且兼容工业流程的集成技术体系 [1]

核心观点 - 前英特尔CEO帕特·基辛格加入EUV光源初创公司xLight担任执行董事长，该公司致力于通过粒子加速器驱动的自由电子激光器(FEL)革新半导体光刻技术 [1][3] - xLight的FEL技术相比现有激光等离子体(LPP)光源具有显著优势：功率提升4倍、能耗降低、兼容ASML设备，并有望在2028年推出商用产品 [4][6][11] - 该技术可使每片晶圆成本降低约50%，资本和运营支出减少3倍，为每台扫描仪创造数十亿美元额外年收入 [6][11] - FEL技术不仅能提升半导体制造能力，还可应用于计量检测、国家安全和生物技术等领域 [7] 技术方案 - xLight采用粒子加速器驱动FEL技术，利用电子束通过周期性磁场产生高强度光束 [8] - 系统采用电子束复用和光学复用技术，实现功率可调和多扫描仪支持 [8] - 完全冗余设计确保高可用性，两套FEL系统可支持多达20个ASML设备 [9] - 可编程光特性支持未来更短波长需求，延续摩尔定律 [15][16] 行业现状 - 当前EUV光刻采用LPP技术，1.5兆瓦电力仅产生500瓦光，效率低下且难以满足未来1千瓦以上需求 [1][18][19] - ASML现有光源功率为500瓦，但更精细图案化需要1千瓦以上功率 [19] - LPP技术已接近物理极限，经济可行性逐渐降低 [6][18] 竞争优势 - FEL光源功率是LPP的4倍，可达2千瓦以上 [6][11] - 系统使用寿命达30年，显著降低晶圆厂运营成本 [11] - 完全兼容现有ASML设备，无需高昂升级成本 [4][13] - 技术基于成熟的粒子加速器和FEL原理，可靠性高 [8][19] 市场前景 - 每个光源对应数十亿美元市场机会，助力美国重振半导体领先地位 [5][16] - 除半导体外，技术在计量检测、国家安全、生物医学等领域具有应用潜力 [7] - 日本KEK和中国团队也在开发类似技术，但xLight进度领先 [20] 研发进展 - 正在构建功能完整原型，计划2028年前连接ASML扫描仪运行晶圆 [6] - 技术基于数十年粒子加速器运行数据，工程成熟度高 [8] - 团队拥有FEL和加速器技术丰富经验 [7]

"伴随着'天枢'的发布，我们认为光计算行业进入Roadster时代。"沈亦晨博士说。 传统芯片，力不从心 摩尔定律失效，这已经是一个老生常谈的话题了。从某种程度上说，这可能是一个既定事实了，虽 然英特尔一直在为其辩解。也有不少厂商在为其续命找到了各种各样的办法。但可以肯定的是，我 们最早些年所遵循的摩尔定律，已经不复存在了。 如果您希望可以时常见面，欢迎标星收藏哦~ 2006 年 7 月 19 日，特斯拉在加州首次向大众披露Roadster的原型。 作为一款基于Lotus Elise打造的跑车，Roadster从外形上看极具跑车范。但对这款起售价为98000 美元的车来说，最不值得一提的就是它的外形。虽然并不是第一款电动车，但从某种意义上看，正 是从这款汽车开始，我们进入了轰轰烈烈的电动车时代。 现在，芯片行业，也迎来了"Roadster"时刻。 曦智科技创始人兼首席执行官沈亦晨博士在早前的一场发布会中说，在过去40-50年，整个集成电 路（或者算力）行业在正式商业化上一直没有离开用电来做计算，也没有任何脱离电的计算类产品 能在商业上实现应用。 沈亦晨博士也表示，摩尔定律的延续超过了60年，过去每18到24个 ...

行业技术趋势 - 国内70%的IC企业聚焦FinFET工艺，而部分企业技术储备仍停留在28nm平面工艺 [1] - 华为、TI、艾为等芯片大厂正进行技术升级，FinFET逐步替代平面工艺，例如华为昇腾AI芯片已采用12nm FinFET工艺 [1] - 芯片工艺发展趋势朝向更小制程节点（12nm、7nm等），以实现更高集成度、更强处理能力和更低功耗 [3] - FinFET工艺凭借三维结构设计解决平面晶体管技术的尺寸缩放和性能瓶颈，成为延续摩尔定律的关键技术 [3] 人才市场需求 - 掌握FinFET工艺的工程师薪资溢价达35% [1] - 华为海思、艾为电子等企业自2023年起，模拟版图工程师岗位明确要求12nm/7nm FinFET工艺项目经验 [1] - 平面工艺相关岗位需求锐减70% [1] - 招聘网站上模拟版图工程师岗位普遍要求FinFET项目经验，有相关经验者优先考虑 [1] 课程内容与亮点 - 课程基于真实流片量产芯片，使用新EDA设计工具和12nm FinFET工艺 [4] - 包含3个从简到繁的项目，采用12nm FinFET工艺，适合有一定经验的学员 [4] - 小班制教学，每晚直播授课，由资深工程师实时指导 [4] - 课程目标包括培养先进工艺设计能力，完成3个FinFET工艺模拟版图设计项目 [10] 课程大纲 - 第一阶段：FinFET工艺基础知识与工艺文件规则，包括PDK和设计注意事项 [11] - 第二阶段：新版模拟版图工具运用，验证流程及FinFET器件与普通工艺的区别 [11] - 第三阶段：FinFET版图项目实践，包括逻辑门设计、OP、BG、LDO等 [11] - 第四阶段：线上实操问题解决及经验总结，完成3个项目并掌握物理验证 [11] 讲师与课程安排 - 讲师张老师拥有5年模拟版图设计经验，熟悉12nm至180nm工艺节点 [13] - 开课时间为4月14日至4月28日，每周一至周五20:30-22:00直播授课 [14] - 课程费用原价8980元，推广期优惠价5980元，前5名报名可额外优惠1000元 [15] - 本期课程限额20人，提供3个月VNC服务器供学员练习 [15] 公司背景 - E课网是摩尔精英旗下集成电路教育平台，专注半导体行业人才培养 [17] - 平台规划168门半导体精品课程，涵盖整个集成电路产业链 [17] - 已培养15367人，为行业输送4476名专业人才，与143所高校合作 [17]