此前，Diraq与imec已展示，利用常规半导体工艺制造的量子比特在执行单比特操作时，保真度可达 99.9%。然而，要支撑真正的量子计算能力，还必须在双比特操作中实现高保真度。此次突破正是填补 了这一关键空白。 祖拉克表示，最新成果为开发完全容错、功能完善且具备成本效益的量子计算机扫清了道路。 （文章来源：科技日报） 研究团队在论文中指出，由Diraq设计、imec制造的器件，在执行涉及两个量子比特的逻辑操作时，保 真度超过99%。双比特逻辑门是量子计算的基本构件，其可靠性被视为量子计算机走向大规模容错的关 键指标。 美国国防高级研究计划局正在推进"量子基准计划"，要求包括Diraq在内的18家公司证明能否达到"实用 规模"目标。所谓"实用规模"，是指量子计算机在商业价值上超过其运行成本。专家认为，实现这一水 平至少需要在芯片上稳定操控数百万量子比特，以抵消量子态极易出错的弱点。 祖拉克介绍说，此次成果表明，硅基量子芯片可依托现有CMOS工艺进行大规模制造，从而在降低成本 的同时实现高保真度，为研制数百万比特级量子计算机开辟了可行路径。 据新一期《自然》杂志报道，澳大利亚新南威尔士大学的量子技术初创公司Dir ...

单次曝光高数值孔径EUV光刻技术里程碑 - 在SPIE光掩模技术+EUV光刻会议上展示单次印刷高数值孔径EUV光刻技术的两项突破性成果：20nm间距线结构（尖端到尖端临界尺寸13nm）以及20nm间距钌线的电气测试结果[1][8] - 通过优化金属氧化物抗蚀剂、底层、照明光瞳形状和掩模，实现了20nm间距线结构的局部临界尺寸均匀性低至3nm[3][9] - 对于20nm间距的金属化线结构，获得了100%的电气测试良率，实现了包括15nm尖端结构的低电阻功能互连[7][10] 技术细节与性能参数 - 展示的线结构包括20nm间距线结构、11nm和13nm尖到尖临界尺寸，以及18nm间距和16nm尖到尖结构[3] - 预计端到端距离将缩小至13纳米及以下以满足20纳米金属间距逻辑路线图要求，并在11纳米工艺上取得进展[5] - 使用直接金属蚀刻工艺获得了20nm间距钌线，证明了钌直接金属蚀刻与单次曝光高数值孔径EUV光刻技术的兼容性[4][5] 行业合作与战略意义 - 与光刻设备公司ASML合作，在荷兰费尔德霍芬设立高数值孔径EUV联合实验室，推动光刻技术发展[3][11] - 该成果在实现《欧洲芯片法案》关于2纳米以下逻辑技术节点的目标方面发挥关键作用，推动行业迈入埃时代[3][11] - 采用单次高数值孔径EUV技术可实现比多重曝光更少的处理步骤，降低制造成本和环境影响，并提高良率[10] 技术路线图与发展方向 - 为实现20纳米以下的金属化工艺，业界可能需要转向替代金属化方案，如钌直接金属蚀刻[5][10] - 正在进一步缩小端到端尺寸，并将这些结构转移到底层硬掩模中，从而实现真正的镶嵌互连[5][10] - 成果标志着高数值孔径EUV图案化单次打印能力提升的重要里程碑，将解锁2nm以下逻辑技术路线图[8]

背面供电技术概述 - 背面供电（BSPDN）被视为延续摩尔定律的重要突破 能改善散热、降低IR压降并提升芯片密度 [4] - 传统芯片设计中电源线与讯号线均集中在晶圆正面 但先进制程进入2纳米及埃米级后问题凸显 背面供电必要性提升 [4] - 背面供电通过将供电网络（PDN）移至晶圆背面 利用矽穿孔（TSV/nTSV）或埋入式电源轨（BPR）直接供电至电晶体 [5] 技术优势与必要性 - 减少IR压降：供电更直接且损耗更低 对高速AI运算与伺服器应用的稳定供电至关重要 [6] - 解决散热瓶颈：电路层数增加导致热量难导出 背面供电可重新规划供电路径分担热源 [7][15] - 提升设计密度：释放更多逻辑电路空间 推动埃米级制程发展 [7][15] - 分离电源与讯号：减少干扰并提升效能 [8] 国际厂商技术布局 - 比利时研究机构imec为技术领跑者：2022年联合Arm发表BPR+nTSV架构 成为台积电、英特尔、三星的技术参考 [11] - 英特尔18A制程率先导入：2024年发表并计划2025年下半年量产 采用nTSV直接供电至前端 实现供电与讯号完全分离 [11] - 三星SF2Z制程规划：2024年6月公布采用背面供电技术 预计2027年量产 [12] - 台积电SPR架构进军市场：利用BPR+TSV导电至电晶体 预计导入2纳米及后续埃米级制程 [13] 行业竞争与战略意义 - 背面供电成为埃米级制程竞争核心：技术成熟与商业化进度将决定未来十年半导体产业话语权 [13] - 三大技术方案并存：包括imec的BPR、英特尔的PowerVia及台积电的Super Power Rail [10] - 设计技术协同优化（DTCO）应用：代工厂通过DTCO有效安排互连 有望提前实现系统级晶圆 [10]

CMOS 2.0新扩展范式 - 2024年imec推出CMOS 2.0范式，通过系统技术协同优化（STCO）将SoC划分为功能层，每层采用最优技术选项构建[2] - 核心特性包括：3D异构层堆叠、逻辑拆分（高驱动层优化带宽/性能，高密度层优化逻辑密度/能效）、背面供电网络（BSPDN）[2][4] - 目标为突破通用CMOS平台限制，满足多样化计算需求，为半导体生态链创造价值[4] 3D互连技术突破 - 晶圆间混合键合实现400nm间距连接，较工业标准1μm提升2.5倍，采用SiCN键合电介质提高良率[10] - 路线图推进至250nm间距，需解决50nm套刻精度挑战，通过键合波传播模型和光刻校正实现300nm间距[14][15] - 高密度互连支持逻辑-逻辑/存储器-逻辑堆叠，铜焊盘提供低电阻连接，带宽密度提升且每比特功耗降低[8][9] 背面供电网络（BSPDN） - 供电网络迁移至晶圆背面，扩大互连线尺寸降低电阻，IR压降减少122mV，缓解正面BEOL拥堵[25][31] - 在开关域设计中面积减少22%，电源开关数量优化，适用于移动计算等功耗敏感场景[27][31] - 结合纳米硅通孔（nTSV）实现20nm直径/120nm间距通孔，钼填充降低电阻，支持标准单元级连接[21][23] 系统集成创新 - 多层堆叠架构两侧均配置金属线，通过TSV和直接背面接触实现正反面连接，需平衡晶圆减薄与光刻畸变控制[18][19] - 先通孔/中通孔/后通孔多种集成方案，圆形或狭缝形通孔设计权衡覆盖公差与面积[23] - 55nm背面金属线与20nm通孔叠对边距15nm，依赖高阶光刻校正补偿工艺畸变[24] 技术路线图与影响 - CMOS 2.0依赖3D互连/BSPDN/逻辑缩放等创新，推动半导体行业从同质化向异构化系统设计转型[5][32] - 晶圆键合设备需升级以实现250nm间距量产，工具供应商合作成为关键[15] - 该范式可能重构chiplet方法，在SoC内部实现异构集成，扩展计算系统设计选项[32]

行情速递 - 主板领涨个股：华媒控股(+10.10%)、大智慧(+10.04%)、信雅达(+10.01%)、天融信(+10.00%)、欢瑞世纪(+10.00%) [1] - 创业板领涨个股：通达海(+20.00%)、隆扬电子(+12.92%)、中文在线(+10.86%) [1] - 科创板领涨个股：山大地纬(+4.47%)、当虹科技(+4.25%)、长光华芯(+4.05%) [1] - 活跃子行业：SW大众出版(+3.44%)、SW影视动漫制作(+1.68%) [1] 国内新闻 - 晶能与中车时代半导体签署战略合作协议，围绕Si/SiC/GaN功率半导体器件的芯片设计、工艺创新、模块封装及测试验证展开合作 [1] - 橙科微50G速率DSP芯片已规模化出货，覆盖国内5G模组厂商及三大电信运营商，计划2025年推出100G系列DSP芯片，并推进400G/800G PAM4 DSP芯片量产及1.6T研发 [1] - 正帆科技拟收购汉京半导体62.23%股权，交易后将为其导入更多客户资源，并在产品拓展、技术研发、运营能力等方面产生协同效应 [1] - 华鑫微纳8英寸晶圆生产线预计九月底前进入量产阶段，全部投产后将具备月产3万片晶圆能力，成为国内最大MEMS晶圆生产线 [1] 公司公告 - 新北洋2025H1归母净利润预计3,470万元-3,820万元，同比增长100%-120% [3] - 智微智能2025H1归母净利润预计9,198万元-11,243万元，同比增长62.85%-99.06% [3] - 华工科技2025H1归母净利润预计8.9亿-9.5亿元，同比增长42.43%-52.03% [3] - 华胜天成2024年年度权益分派方案：每股派发现金红利0.0066元，共计派发7,236,864.91元 [3] 海外新闻 - 格芯宣布收购MIPS，预计2025年下半年完成，MIPS将继续作为独立业务部门运营 [3] - imec与TEL深化战略合作，启动五年联合研发联盟，聚焦2nm以下半导体节点技术开发 [3] - IBM发布下一代Power11服务器，支持混合部署，提升可用性、弹性、性能和可扩展性 [3] - 瑞萨电子推出三款650V GaN FET，适用于AI数据中心、服务器电源、电动汽车充电等领域 [3]

半导体制造技术演进 - 领先的晶圆代工厂和IDM厂商正朝着2纳米（或同等）技术节点量产迈进，环栅（GAA）纳米片晶体管将发挥核心作用，作为FinFET技术的后继者，旨在缩小SRAM和逻辑标准单元尺寸 [1] - GAA纳米片器件垂直堆叠两个或多个纳米片状导电沟道，每个逻辑标准单元包含p型和n型堆叠，允许缩小单元高度或加宽沟道以换取更大驱动电流，栅极全方位包围通道增强控制 [1] GAA纳米片技术发展 - 在过渡到CFET技术前，GAA纳米片预计持续至少三代技术，CFET因nMOS-pMOS垂直堆叠复杂度高，量产需从A7节点开始，GAA需延伸至A10节点（单元高度90纳米） [2] - 缩小GAA纳米片标准单元尺寸极具挑战性，forksheet架构作为非破坏性技术可提供更大扩展潜力 [4] Forksheet技术优势 - 内壁forksheet通过介电壁隔离n/p栅极沟槽，实现更紧密间距，单元高度可缩至90nm，性能提升，但介电壁需薄至8-10nm且面临工艺对准和栅极控制问题 [5][8] - 外壁forksheet将介电壁置于单元边界（厚度15nm），采用wall-last集成法，简化工艺并支持Ω栅极结构，驱动电流提升25%，同时实现全沟道应变 [9][16][18][19] 性能与面积优化 - 外壁forksheet在A10节点实现90nm单元高度（较A14纳米片115nm缩小22%），SRAM位单元面积减少22%，环形振荡器频率保持与A14/2nm节点一致 [14][25] - 全沟道应力在外壁forksheet中可实现，避免纳米片/内壁架构33%的驱动电流损失，进一步提升性能 [25] 技术路线图展望 - imec路线图显示纳米片时代延伸至A10节点，外壁forksheet作为过渡方案，后续将转向A7及更高节点的CFET技术 [11][27] - 外壁forksheet兼容性研究进行中，探索其与CFET架构结合的PPA效益潜力 [27]

公众号记得加星标⭐️，第一时间看推送不会错过。 来源：内容编译自 optics 。 用于快速无线通信网络和微波传感的可编程解决方案。 根特大学 imec 的两个研究小组光子学研究组和IDlab，以及世界领先的纳米电子和数字技术领域研 究和创新中心imec，发布了完全集成的单芯片微波光子学系统的演示，该系统在单个硅芯片上结合了 光学和微波信号处理。 该芯片集成了高速调制器、光学滤波器、光电探测器以及转印激光器，使其成为一种紧凑、独立且可 编程的高频信号处理解决方案。这一突破性技术可以取代体积庞大且耗电的组件，从而实现更快的无 线网络、低成本的微波传感，并在5G/6G、卫星通信和雷达系统等应用中实现可扩展部署。 该研究结果已发表在《自然通讯》杂志上。 微波光子学利用光学技术处理高频信号，实现了更低的损耗、更高的带宽和更高的能效，提供了一种 颇具前景的解决方案。然而，大多数微波光子系统依赖于庞大的光纤架构，这限制了其可扩展性。相 比之下，将微波光子集成到芯片上可以实现更具可扩展性和更节能的系统，但早期的实验演示要么缺 乏关键功能，要么需要外部元件才能实现全部性能。 转换光信号和微波信号 imec 和根特大学演示了一 ...

汽车行业计算需求升级 - 现代汽车正迅速成为"车轮上的数据中心"，需要满足自主性、安全性和持续软件更新的高性能计算需求，且必须在10-15年使用寿命内承受高温、振动等恶劣条件[1] - 汽车将成为用户拥有的最高端计算设备，但运行环境与数据中心或智能手机存在根本差异，需实现全天候不间断运行[1] 欧洲半导体与汽车产业融合优势 - 欧洲凭借丰富的汽车传统和《欧洲芯片法案》等政策支持，在移动出行与微电子融合领域具备独特优势[2] - 欧洲拥有众多汽车制造商、一级供应商及悠久的行业历史，imec通过先进封装、芯片架构和系统集成技术推动转型[2] Chiplet技术在汽车领域的应用 - 传统SoC面临自动驾驶计算需求激增的局限性，Chiplet模块化设计可提供更高良率、成本效益和架构灵活性[3] - imec通过汽车Chiplet计划(ACP)推动技术落地，重点验证10,000个连接在恶劣环境下15年稳定性的关键问题[3] - 德国海尔布隆的芯片设计加速器正在构建基于Chiplet的ECU参考模型，为汽车制造商提供A级样品验证[3] 汽车传感器技术发展 - 当前汽车传感器缺乏统一标准，imec通过SENSAI项目开发CMOS摄像头、短波红外成像和固态硅光子激光雷达等下一代技术[4] - 建立传感器架构数字孪生系统，可虚拟测试配置方案，降低开发成本并加速迭代[4] - 研发重点包括广域虚拟孔径雷达系统和固态调频连续波激光雷达，以提升精度并克服机械弱点[5] 行业协作与标准化 - 需要建立跨汽车制造商、供应商和半导体公司的协作生态系统，避免技术孤岛[5] - imec的STAR计划通过研讨会和技术焦点小组推动接口、协议和互操作性层标准化，为规模经济奠定基础[5]

半导体制造技术突破 - Imec成功制造出间距为16nm的钌(Ru)线，平均电阻低至656W/µm [2] - 16nm间距金属线采用半镶嵌集成流程制造，针对成本效益优化，适用于A7及更高技术节点的局部互连金属层 [2] - 钌半镶嵌工艺最初由IMEC提出，旨在解决金属间距小于20纳米时Cu双镶嵌工艺的电阻-电容延迟问题 [2] - 2022年imec首次展示18nm金属间距的直接蚀刻低电阻Ru线，并扩展至使用完全自对准通孔的双金属级模块 [2] 技术细节与性能 - 40%的16纳米间距钌线结构已达到电阻目标，相当于8纳米宽的局部互连 [4] - 在18-22纳米间距范围内，获得90%及更高的全晶圆良率 [4] - 半镶嵌集成流程依赖改进的基于EUV的自对准双重图案化方法和钌的直接蚀刻 [4] - 集成流程三个关键要素：廉价氧化物/氮化物基材料、图案反转步骤结合优化SiO2间隙填充、改进的Ru蚀刻步骤 [4] 未来发展与应用 - imec着眼于未来几代技术，探讨半镶嵌工艺流程的进一步优化和新集成方案 [6] - imec展示了基于柱状结构的FSAV方法进展，对扩展到双金属层方案至关重要 [6] - 实验演示外延生长的25纳米钌薄膜，实现电阻率更低的互连，接近钌在薄膜状态下的体电阻率 [6]

DRAM技术基础与演进 - DRAM作为主存储器依赖1T-1C位单元结构，通过电容器存储电荷、晶体管控制访问，排列成字线和位线阵列实现数据读写[1] - 当前DRAM芯片进入10nm级技术节点，单元阵列半间距范围从19nm缩小至10nm，AI驱动需求正推动研发向10nm后时代迈进[2] - 技术演进需要高纵横比柱状电容器、垂直栅极晶体管架构以及单元设计从6F²向4F²过渡等创新[2] DRAM外围电路架构 - DRAM芯片功能实现需外围晶体管支持，包括常规逻辑晶体管、感测放大器和行解码器三类，分别承担地址译码、电荷差异放大和高压传递功能[3][5] - 外围晶体管传统上与存储器阵列并排制造，但未来可能采用类似3D NAND的晶圆键合方案，将外围电路与存储器阵列分置不同晶圆[5][6] - 外围设备需跟上存储器阵列缩微步伐，在面积缩减和性能提升方面持续演进[5] 外围晶体管技术平台要求 - 三类外围晶体管各有特殊要求：逻辑晶体管需高导通电流/低关断电流；感测放大器需低阈值电压和高一致性；行解码器需厚栅极氧化层承受约3V偏压[7] - 所有外围晶体管必须承受550°C-600°C的DRAM存储器退火温度，且因成本考量需采用比逻辑工艺更简单的解决方案[9] - 行业倾向为不同外围晶体管采用单一技术平台，同时满足低漏电和低功耗要求，特别是移动应用场景[9] 高k/金属栅极技术演进 - 2018年前DRAM外围晶体管采用多晶硅/二氧化硅栅极，为维持成本趋势线技术不如高性能逻辑先进[10] - 自2007年起imec与合作伙伴开发DRAM兼容高k/金属栅极晶体管，目前几乎所有内置DRAM设备均采用该技术[11] - imec提出先栅极和后栅极两种集成方案，先栅极在退火前沉积金属栅极，通过掺杂调整阈值电压；后栅极采用替代金属栅极流程提高热稳定性[12][14] 源极/漏极与接触优化 - 源极/漏极结需维持超浅掺杂梯度，imec通过预非晶化注入和结共注入解决退火过程中的掺杂扩散问题[15] - 针对接触电阻挑战，imec开发热稳定NiPt硅化物模块，通过额外注入和退火步骤稳定硅化物界面[16] - 2024年imec引入铌基接触金属替代传统钛材料，在后栅极FinFET平台实现创纪录低接触电阻和更高导通电流[25] FinFET外围技术突破 - imec开发热稳定FinFET外围平台，相比平面结构具有更优的导通/关断电流比、短沟道控制和驱动电流，高层鳍片可减少阈值电压失配[17] - 2021年imec首次实验演示先栅极FinFET集成流程，使用Vth移位器材料调整功函数，退火后仍保持性能指标，并开发高达80纳米高鳍片工艺[18] - 2022年提出后栅极FinFET工艺流程，2024年展示采用钼基功函数金属的pMOS器件，阈值电压达0.12V，相同硅面积下导通电流比平面结构高三倍[20][22][23] 未来技术发展方向 - 长远可能采用颠覆性方案，如将外围电路与存储器阵列分置不同晶圆键合，降低热稳定性要求[6][27] - 持续创新聚焦材料、模块和集成方案，平衡制造复杂性与性能水平，推动DRAM微缩之路延续[11][27]