涉及的公司与行业 * **公司**：ASML (ASML.AS)，全球领先的半导体光刻设备供应商 [1][74] * **行业**：半导体设备行业，特别是光刻设备领域 [1][74] 核心观点与论据：High NA EUV的采用原因、影响与时间 * **采用原因**：High NA EUV相比低NA多重曝光技术可带来显著成本节约，新数据显示可节省**20-40%** 的成本 [2][8][30]，并简化工艺流程，例如英特尔声称**1次High NA曝光和个位数工艺步骤**可替代**3次低NA曝光和40个步骤** [40] * **具体应用层**：在逻辑芯片方面，已识别出**3个关键层**可能采用High NA；在存储芯片方面，有**2个关键层**可能采用 [2][8]，例如逻辑芯片的金属层和通孔层，存储芯片的柱状结构和接触孔 [35][36] * **技术必要性**：先进逻辑路线图确认，A10节点（2029-30年工具，2031年量产）的金属间距将低于**20nm**，若不采用High NA，则可能需要低NA三重曝光 [2][8] * **对ASML的重要性**：预计到本年代末，High NA可占ASML系统销售额的**15-20%**，并推动光刻强度份额因其他工艺（如沉积和蚀刻）成本降低而增加**3-5个百分点** [3][9][11]，这比低NA多重曝光对ASML更有利，因为后者会导致光刻份额下降 [3][9] * **采用时间线**：最新数据显示工具可用性可能在**2026年达到 >90%**，这可能触发在**2026年上半年/下半年**为A14第二代（2027-28年工具，2029年量产）下单 [2][10]，预计**2027年**High NA收入将超过**20亿欧元**，**2030年**将超过**60亿欧元** [13][14] * **对估值的影响**：ASML目前相对于美国同行的市盈率溢价约为**20%**，而其10年历史平均溢价为**86%** [4][20][23]，High NA的引入不仅对每股收益重要，还可能推动其相对溢价倍数向历史更正常的**40-60%** 水平回归 [4][17][23] 其他重要内容 * **工具成熟度与性能**：High NA工具（EXE:5000）的可用性在**2025年第三季度已达到86.3%**，高于低NA工具初始采用阶段约**80-90%** 的水平 [46]，其生产率已超过**175片/小时**，而低NA早期生产时为**125-155片/小时** [63][64] * **客户反馈与额外优势**：客户（如英特尔、IBM）反馈指出High NA除了成本优势外，还能降低缺陷密度、缩短周期时间（每减少一个掩模版可节省**1-2天**） [37][39] * **潜在挑战**：由于投影光学元件的变形特性，需要拼接技术来组合图像，这对大尺寸芯片（如GPU）至关重要，初步实验显示首次拼接已成功，效果与NA0.33相当 [65][66] * **财务预测与估值**：UBS预测ASML收入将从**2024年的282.63亿欧元**增长至**2029年的472.10亿欧元** [4][71]，稀释后每股收益从**2024年的18.79欧元**增长至**2029年的46.65欧元** [4][71]，给出**12个月目标价1030.00欧元**（基于2025年12月10日股价946.00欧元），评级为**买入** [5][73][89] * **风险提示**：宏观经济条件、半导体终端市场放缓可能影响资本设备支出，业务存在周期性波动，下一代EUV技术存在执行风险 [75]

IT之家 12 月 15 日消息，ASML 首席执行官 Christophe Fouquet（克里斯托夫・富凯 / 傅恪礼）在公司总部接受彭博社专访时称，他预计 High NA EUV 光刻 机将于 2027~2028 年正式投入先进制程的大规模量产作业中。 Fouquet 表示，High NA EUV 光刻机目前正由英特尔等客户测试，结果显示新设备的成像和分辨率表现良好，该企业 2026 年的任务之一是与客户合作将设 备的停机时间最小化。 Fouquet 还提到，ASML 对未来 10~15 年的大致技术路线已有一定的概念。该企业已启动下一代 Hyper NA EUV 的研究，为本世纪 30 年代的投运打下基 础。 目前在导入新一代图案化技术上最积极的是英特尔代工，其支持 High NA EUV 的 Intel 14A 节点将在 2027 年正式推出。 ...

行业周期与市场展望 - AI驱动存储行业供需失衡加剧，预计开启持续数年的“超级周期”，到2027年全球存储市场规模有望向3000亿美元迈进 [1] - 存储芯片周期性显著，近13年呈现3-4年一轮的规律，当前正处于由AI算力基建与HBM技术革命驱动的第四轮周期，需求重心从个人消费端转向企业级AI资本开支 [2] - 2024年至今，AI需求驱动HBM、DDR4/DDR5及企业级SSD等市场大规模增长，改写传统周期逻辑 [2] 龙头企业财务表现 - 三星电子Q3营业利润为12.1万亿韩元，同比增长31.81%，环比大增158.55%，创下自2022年第二季度以来的最高记录 [3] - 三星电子Q3销售额为86万亿韩元，同比增长8.72%，环比增长15.33%，创下历史新高 [3] - SK海力士Q3运营利润首次突破10万亿韩元大关，达到11.38万亿韩元，同比激增62%；营收24.45万亿韩元，同比增长39%；净利润12.598万亿韩元，三项核心指标均刷新历史纪录 [3] HBM市场动态与影响 - HBM业务成为驱动业绩增长的核心引擎，12层堆叠的HBM3E及服务器DDR5等高端产品推动SK海力士毛利率攀升至57% [4] - HBM消耗的晶圆产能是标准DRAM的三倍以上，内存制造商优先生产HBM导致DRAM产能受挤压、价格攀升 [4] - 三星与SK海力士通知客户，2025年第四季度DRAM与NAND Flash产品价格将调高约30% [4] - 多家国际电子与服务器厂商积极与三星、SK海力士磋商2-3年期中长期供货协议，以锁定未来资源 [4] DRAM市场竞争格局 - 2025年Q1，SK海力士以36.9%的市占率首次超越三星电子（34.4%），终结三星长达33年的霸主地位 [5][6] - 2025年Q2，SK海力士DRAM市占率飙升至39.5%，三星市占率续跌至33.3%，两者差距扩大至6.2个百分点 [7] - 2025年Q3，SK海力士以35%的营收份额连续第三个季度稳居全球DRAM市场第一，三星电子以34%的市场份额位居第二 [8][9] - 在HBM市场，SK海力士以58%的市场份额继续占据主导地位，HBM在其第三季度DRAM总销售额中占比高达40% [10] 技术发展与产品路线 - High NA EUV光刻机能提供1.7倍更精细的电路图案和2.9倍更高的晶体管密度，光学精度提升40%，对生产2nm芯片及先进存储产品至关重要 [14] - 三星电子从ASML购入5台全新High-NA EUV光刻机，其中部分专供存储事业部，用于产品量产属首次 [14] - SK海力士已将业界首款量产型High NA EUV引进其韩国工厂 [14] - SK海力士成功开发全球首款第六代10nm等级1c制程DDR5 DRAM，并将其1c制程DRAM制造首次升级到了6层EUV光刻，良率达80%-90% [15][16] - 三星电子在1c DRAM制程开发上遭遇挑战，其HBM4良率约为50% [16] - 美光科技采用将EUV与多重图案化DUV技术结合的工艺，仅对关键金属层使用EUV光刻 [17] 未来产能与客户合作 - 12层HBM4产品的预计售价为每片500美元，较目前约300美元的12层HBM3e价格高出60%以上 [12] - SK海力士已完成与核心客户关于HBM4的供应谈判，计划于2025年第四季度启动量产出货，并已锁定2026年所有DRAM和NAND产能的客户需求 [11][12] - 三星电子计划在2025年晚些时候量产其第六代12层HBM4产品 [11] - 三星电子和SK海力士与OpenAI签署协议，作为核心合作伙伴参与其价值5000亿美元的Stargate人工智能基础设施项目 [21] - 合作包括在韩国建设两个初始容量为20兆瓦的数据中心，三星和SK海力士将扩大内存芯片产量，目标是每月90万片DRAM晶圆，据称是当前全球产能的两倍 [22][24] - Stargate订单可能包括服务器DRAM、图形DRAM甚至SSD，HBM3E带宽可达3.35TB/s，能让GPU集群效率提升30%，延迟降低20% [22][23]

公司技术与产品 - 美国新创光刻设备厂商Substrate开发出一款全新的光刻机，有能力与ASML最先进的High NA EUV光刻机竞争 [1] - 该公司的突破点是研发基于X光的光刻机，使用粒子加速器实现波长更短的光源，成本比现有技术降低一半 [3] - 其光刻机目标是将先进晶圆的生产成本从预估的10万美元降低到1万美元左右，计划在2028年实现量产 [3] 行业竞争与市场定位 - Substrate的终极目标是在美国建立晶圆代工业务，挑战台积电的地位，当前首先研发新型光刻机挑战ASML [3] - 当前先进工艺使用的NA 0.33 EUV光刻机售价约2亿美元，新一代NA 0.55 EUV光刻机售价达4亿美元，一座先进工艺晶圆厂投资高达150亿美元 [3] - 该公司以10亿美元估值获得1亿美元融资，得到美国多家风投机构青睐，美国官方对此表示兴趣但尚未获得政府支持 [3] - 新技术旨在使美国的芯片生产成本能与中国生产的成本相竞争 [3]

台积电1.4纳米制程技术 - 台积电A14（1.4纳米级）制造技术将在性能、功耗和晶体管密度方面显著优于N2（2纳米）工艺，预计2028年投入量产 [5][7] - A14工艺每片晶圆成本高达4.5万美元，较2纳米节点价格上涨50% [5] - A14采用第二代环栅（GAA）纳米片晶体管和NanoFlex Pro技术，速度提高15%，功耗降低30%，逻辑密度是N2的1.23倍 [7][8] - A14不需要售价高达4亿美元的High NA EUV设备，台积电技术团队已找到替代方案 [9] 技术优势与成本挑战 - A14基于第二代GAAFET纳米片晶体管和新标准单元架构，相同功耗下性能提升10%-15%，相同频率下功耗降低25%-30%，晶体管密度提高20%-23% [8] - NanoFlex Pro技术允许设计人员灵活设计产品，实现最佳功率性能优势 [8] - 未来节点光刻成本可能增加高达20%，主要由于光源功率限制和光学元件磨损 [19][20] 潜在客户分析 - 台积电最TOP客户包括英伟达、苹果、联发科、英特尔、高通和博通等 [12] - 英伟达对台积电收入贡献将从2023年5%-10%增长至2025年20%以上，与苹果份额持平 [13] - 苹果2025年2纳米订单规模可能达1万亿新台币（约330亿美元），占台积电营收60% [14] - 谷歌、微软、AWS和META等云服务提供商也可能成为1.4纳米客户 [15] 行业趋势与未来展望 - 1.4纳米晶圆成本已达4.5万美元，但未来仍有上涨空间 [18] - 先进制程节点成本持续攀升，主要受光刻技术、EDA和IP成本上升影响 [19][20] - 半导体行业向更先进制程节点发展，但成本压力日益显著 [5][18]

半导体制造工艺竞争 - 台积电正在从FinFET转向Nanosheet架构，并探索CFET（垂直堆叠NFET和PFET）作为器件微缩方案，2023年展示栅极间距48纳米的CFET晶体管，2024年推出最小CFET反相器[1][3][5] - 台积电在二维沟道材料取得突破，首次展示堆叠纳米片架构中单层沟道的电性能，开发出工作电压1V的反相器[5] - 台积电计划开发新型互连技术，包括铜互连新通孔方案、新型铜阻挡层，以及研究气隙金属材料和插层石墨烯以降低电阻[7] 英特尔14A工艺突破 - 英特尔14A节点（2027年风险生产）宣称功耗降低35%，性能功耗比提升15-20%，晶体管密度比18A提高1.3倍[8][9] - 采用PowerDirect背面供电网络和RibbonFET 2晶体管（四层堆叠纳米片），实现更快切换速度[9] - 推出Turbo Cell技术优化CPU/GPU关键路径，通过调整纳米带宽度和配置提升驱动电流，可在同一模块混合高速与节能单元[10][11][12] High NA EUV光刻技术路线 - 台积电放弃在A14节点使用High NA EUV（成本高2.5倍），采用0.33 NA EUV配合多重曝光保持设计复杂度，计划在A14P节点引入[13][14] - 英特尔坚持在14A节点部分层使用High NA EUV（已安装2台设备），但保留Low NA EUV备用方案，两种方案良率持平且设计规则兼容[15][16][17] - High NA EUV可减少40个工艺步骤降低成本，但需两次曝光完成全光罩，而Low NA EUV需三重曝光[18] 技术战略差异 - 台积电侧重成本控制和技术成熟度，延迟High NA EUV应用[13][14] - 英特尔通过High NA EUV寻求技术领先，但吸取10nm节点教训采用双轨开发策略降低风险[19] - 两家公司在背面供电（英特尔PowerDirect）和晶体管架构（台积电CFET/英特尔RibbonFET）上形成差异化竞争[9][3][19]

EUV技术发展现状 - EUV技术已突破10nm及以下制程限制，展现出不可替代优势[1] - 英特尔、imec、美光、三星等公司近期宣布重要进展，加速EUV商用应用[1] - High NA EUV光刻机成为2025年SPIE大会讨论焦点[2] 英特尔High NA EUV应用 - 英特尔首家购买High NA EUV光刻机，每台价值3.5亿欧元[3] - 使用两台ASML High-NA Twinscan EXE:5000实现季度处理30,000片晶圆[3] - 高数值孔径机器仅需一次曝光和"个位数"处理步骤，完成传统三次曝光40步骤工作[3] - 正在测试18A制造技术，计划用于14A（1.4nm级）芯片生产[3] High NA EUV技术优势 - ASML Twinscan EXE工具单次曝光实现8nm分辨率，显著优于低NA EUV的13.5nm[4] - 高NA EUV将曝光场减少一半，需要芯片设计变更[4] - 不同芯片制造商对高NA EUV采用策略存在差异[4] imec技术突破 - imec实现单次High NA EUV曝光20nm间距金属线结构，良率达90%以上[5][6] - 测试结构（蛇形和叉形）显示随机缺陷数量较少[6] - 电子测试验证了High NA EUV光刻扫描仪及其生态系统能力[8] - 预计2025-2026年实现High NA EUV大批量生产[8] 美光EUV应用进展 - 美光首次在1γ DRAM节点采用EUV技术，推出16Gb DDR5设备[11] - 新器件功耗降低20%，位密度提高30%[11] - 1γ工艺结合EUV与多重图案化DUV技术[15] - 计划使用1γ技术制造GDDR7、LPDDR5X等产品[15] - 获得日本政府465亿日元补助，计划投资5000亿日元[16] 存储厂商竞争格局 - 三星最早将EUV应用于DRAM生产，14nm工艺采用5个EUV层[14] - SK海力士2021年将EUV应用于10nm级第四代DRAM[14] - 美光加入EUV竞争，三家存储厂商技术路线差异明显[17] - 三星和SK海力士计划2023年下半年引入High NA EUV机器[17] 三星EUV薄膜技术 - 三星决定采购日本三井化学EUV光罩薄膜，价值数十亿韩元[22] - 三井化学纳米管薄膜年产能将达5,000片[22] - 三星自主研发EUV薄膜透射率达88%，但商用需90%以上[23] - 推动EUV薄膜国产化，开发碳纳米管薄膜技术[25] 新兴光刻技术 - 瑞典AlixLabs开发原子层蚀刻间距分割技术(APS)[26] - APS可在硅片上蚀刻5nm以下特征，无需多重图案化[27] - 技术可降低成本和环境影响，beta工具将于2025年推出[27]