行业技术转折点 - 半导体行业正进入逻辑技术的转折点，各大晶圆代工厂预计将在2026年展示其采用环栅（GAA）场效应晶体管（FET）的2纳米工艺技术，这将重新定义高性能计算（HPC）、人工智能（AI）加速和先进移动平台领域的竞争格局 [5] - 首批采用2nm工艺的芯片将是PC和移动SoC，而非AI加速器或HPC设备，AI服务器市场大部分仍依赖3nm甚至4nm工艺 [5] - AMD的Venice EPYC处理器有望成为首款采用台积电N2工艺的HPC芯片，预计于2026年上市 [5] 主要参与者竞争策略 - 英特尔在其2nm工艺（18A）中冒险同时采用两项技术飞跃：GAA晶体管和通过PowerVia早期采用背面供电（BSP），这需要对设计进行大幅重新架构，限制了客户立即移植的能力 [7] - 竞争对手的代工厂预计将推迟BSP的实施至本十年晚些时候，更广泛的行业采用预计在2027年左右，这使得英特尔早期部署BSP既是优势也是劣势 [8] - 三星已将其采用SF2工艺的Exynos 2600智能手机SoC推向市场，其SF2工艺的意义更多体现在商业层面，公司正通过良率恢复来重获信誉，体现在其大部分Galaxy智能手机中重新采用Exynos芯片 [9] - 台积电的N2制程技术很可能在年底前应用于苹果iPhone，这将是其首次应用GAA技术，但不会在这一代产品中采用BSP技术，其声誉建立在持续按时交付大批量产品的能力之上 [10] - 苹果公司已与英特尔展开合作，但这与对台积电供货能力的担忧无关，而是“产能紧缩”、尖端制造工艺交货周期过长以及地缘政治因素共同作用的结果 [10] - 日本Rapidus计划在2027年携其2HP工艺技术进军AI和HPC市场，但其制造经验积累可能不及其他公司，能否实现有竞争力的良率和生态系统支持仍是未知数 [11] - 竞争格局不仅取决于晶体管密度，还取决于可制造性、客户迁移路径和供应链弹性，各厂商策略差异明显：英特尔优先架构创新，三星专注制造信心恢复，台积电强调执行稳定性和生态系统规模 [12] 技术复杂性与挑战 - 在2nm及以下节点，缩小器件特征的主要目标是实现每瓦性能的数倍提升，但并非简单集成更多晶体管，微小偏差如几个原子的偏差或纳米级的空隙都可能影响性能 [13] - 导线和金属层变薄可能导致异常热梯度和热迁移，从而降低可靠性并缩短器件寿命，材料如光刻胶的杂质含量需以千万亿分之一来衡量 [13] - 多芯片组件可能包含数百亿甚至数千亿个晶体管、多种存储器及复杂的布线供电方案，管理复杂性在各个层面爆炸式增长，需要跨专业领域协作和多次迭代 [13] - 工艺尺寸缩小到3nm以下会导致栅极漏电流增加，鳍式场效应晶体管（FinFET）存在严重漏电流问题，进而增加热密度，目前解决方案是采用环栅场效应晶体管（纳米片） [16] - 芯片制造商正在研发互补的场效应晶体管工艺，预计将在未来几个埃节点内实现 [16] 经济与设计考量 - 几乎所有前沿芯片设计都针对特定供应商或工作负载，财力雄厚的公司希望芯片能够定制化，代工厂则需要将投资扩展到单个客户之外，解决方法是使用底层通用金属层和上层更多定制化元素 [14] - 几乎所有尖端芯片都是异构的，部分逻辑电路采用先进节点，但也使用较旧工艺的芯片进行封装，混合制造工艺的规模和潜在挑战越来越大 [14] - 大型系统公司（如谷歌、特斯拉、微软和Meta）不断追求更高性能，需要比单个光罩更大的面积，解决方案是将功能划分成芯片组并使用中介层连接，但随着芯片组数量增加，方法变得极具挑战性 [14] - 扩展到最先进工艺节点的最大优势在于降低每平方毫米的功耗，过去五个工艺节点中，仅增加晶体管数量带来的性能提升有限，每个节点提升幅度不超过20%（有时为个位数），且往往以牺牲功耗为代价 [15] - 这导致了2.5D架构的激增，该架构由通用处理器和高度专用的加速器组成，并通过大型硅中介层连接 [15] - 要实现性能的量级提升，需要将多种类型的处理器（如CPU、GPU、NPU、TPU等）组合在一起，并需要大量的散热和设备监控 [15] 行业成功关键因素 - 衡量向2nm工艺过渡的标准将不仅仅在于晶体管密度，良率稳定性、生态系统兼容性、供电架构和制造规模将决定哪些代工厂能够在2nm时代取得成功 [16] - 随着行业从FinFET时代过渡到GAA时代，竞争不再是谁率先达到新的制程节点，而是谁能大规模可靠地生产出所需的器件 [16]