在刚刚结束的IEDM 2025上，台积电首次证实了采用下一代晶体管技术——互补场效应晶体管（CFET）的集成电路的运行情况。 根据IEDM 官方此前的预告，台积电在本届大会宣布两项了重要里程碑：首款全功能 101 级 3D 单片互补场效应晶体管 (CFET) 环形振荡器 (RO)以及全球 最小的 6T SRAM 位单元，该位单元同时提供高密度和高电流设计。 据介绍，基于先前基于纳米片的单片 CFET 工艺架构，台积电研究人员引入了新的集成特性，进一步将栅极间距缩小至 48nm 以下，并在相邻 FET 之间采 用纳米片切割隔离 (NCI) 技术，以及在 6T SRAM 位单元内采用对接接触 (BCT) 互连技术实现反相器的交叉耦合。电学特性分析对比了两种环形振荡器布 局，重点展示了 6T 位单元对性能以及稳健 SRAM 器件指标的影响。 这些进展标志着 CFET 开发的关键性转变，从器件级优化迈向电路级集成。 台积电新进展 CFET 是一种通过垂直堆叠 n 沟道 FET 和 p 沟道 FET（CMOS 器件的基本组件）来提高晶体管密度的技术，理论上与目前最先进的晶体管技术纳米片 FET (NS FET) 相比， ...

在今年的IEEE国际电子器件会议（IEDM 2025）上，世界领先的先进半导体技术研发创新中心imec 首次成功展示了利用极紫外（EUV）光刻技术在晶圆级上制备固态纳米孔的成果。固态纳米孔正逐渐 成为分子传感领域的强大工具，但尚未实现商业化。此次概念验证是实现其低成本（大规模）生产的 关键一步。 纳米孔是蚀刻在氮化硅膜上的微小孔洞，宽度仅为几纳米。当浸入液体中并连接到电极时，单个分子 可以通过这些孔洞，产生可实时分析的电信号。由于孔径易于调节，纳米孔的应用范围十分广泛，从 病毒鉴定到DNA和蛋白质分析均可胜任。这种无需标记的单分子检测方法是下一代诊断、蛋白质组 学、基因组学乃至分子数据存储应用的关键。 公众号记得加星标⭐️，第一时间看推送不会错过。 另一方面，由脂质膜中的蛋白质形成的生物纳米孔已应用于商业测序平台，但其稳定性及集成性仍面 临挑战。固态纳米孔凭借其稳健性、可调控性和与半导体制造的兼容性克服了这些限制，使其成为可 扩展、高通量传感的理想选择。然而，在大面积范围内实现纳米级精度和均匀性的固态纳米孔仍然是 一个挑战。目前的制造方法通常速度较慢且仅限于实验室环境，这阻碍了其在传感应用中的广泛应 用。 在 ...

公司与技术合作 - 全球领先的半导体代工厂联华电子与全球领先的先进半导体技术研究和创新中心imec宣布达成一项技术许可协议 [1] - 协议内容涉及imec将其iSiPP300硅光子工艺技术转让给联华电子 该技术具备共封装光学兼容性 [1] - 此项技术许可将加速联华电子的硅光子技术发展路线图 并使公司能够推出12英寸硅光子工艺 [1]

信越化学与QST衬底技术进展 - 2025年11月，信越化学与imec合作，在300mm QST衬底上制造出厚度为5μm的GaN HEMT结构，实现超过650V的高击穿电压，据称为全球最高[2] - QST衬底由美国Qromis开发，信越化学于2019年获授权生产150mm和200mm QST衬底，并于2024年9月开始合作交付300mm QST衬底样品[2] - 实验显示，在300mm QST衬底上制备的5μm厚GaN HEMT结构击穿电压超过800V，得益于衬底与GaN热膨胀系数匹配，解决了大直径硅片生长GaN时的"衬底翘曲"问题[3] - 采用大直径衬底进行大规模生产可降低器件成本，公司已开始扩建150mm和200mm QST衬底生产设施，并推进300mm QST衬底的大规模生产[3] imec 300mm GaN功率电子项目 - 2024年10月，imec宣布启动300mm GaN开放创新项目，首批合作伙伴包括AIXTRON、GlobalFoundries、KLA、Synopsys和Veeco，项目旨在开发300mm GaN外延生长技术及低压/高压HEMT工艺流程[5] - 项目首先建立基准横向p-GaN HEMT技术平台用于低压应用（100V及以上），采用300mm Si(111)衬底，后续针对650V及以上高压应用将采用300mm QST工程衬底[6] - 过渡至300mm晶圆优势包括扩大生产规模、降低制造成本，并可利用先进300mm设备开发更先进GaN功率器件，如用于CPU/GPU节能电源分配的超小型低压p-GaN栅极HEMT[6] - imec预计2025年底前在其300mm洁净室全面安装工艺设备，项目成功依赖于从外延生长到封装解决方案的生态系统创新[7] 英飞凌300mm GaN技术突破 - 2023年9月，英飞凌宣布成功开发业内首款300mm功率GaN晶圆技术，利用其现有300mm硅晶圆制造基础设施，在奥地利菲拉赫的300mm功率晶圆厂试验线生产[8] - 300mm晶圆可从每片晶圆生产出两倍数量的功率集成电路，降低单个芯片成本，使GaN芯片成本在同等效率下更接近硅芯片水平[8] - 更大尺寸晶圆若制造成本增加50%但可生产两倍数量芯片且良率更高，则每个器件单位成本降低，公司持续加大对宽禁带半导体技术的投资[9] - 英飞凌在高压碳化硅解决方案市场亦非常活跃，拥有Cool SiC MOSFET、二极管和集成功率模块产品组合[9] GaN技术应用与市场前景 - GaN技术潜力在快速电池充电器等电力电子应用中凸显，产品以更小尺寸、更轻重量和更高能量转换效率进入市场，优于硅基解决方案[6] - 应用领域包括汽车车载充电器、直流/直流转换器、太阳能逆变器、电信和人工智能数据中心配电系统，有助于社会整体脱碳、电气化和数字化[6] - 晶圆直径增大是显著趋势，200mm晶圆产能已基本满足市场需求，imec凭借200mm领域专业技术向300mm迈进[6] - GaN功率电子器件在电动汽车、太阳能逆变器、充电器和AI处理器电源等高密度功率转换应用中迅速占据一席之地[8]

文章核心观点 - NAND闪存是数据存储的关键技术，行业正通过增加3D堆叠层数、提升单元密度和采用新技术来应对AI驱动下爆炸性增长的数据存储需求[2][10] - 随着3D NAND技术逼近物理极限，行业转向z间距缩放以持续降低成本，但面临单元干扰和电荷迁移等挑战[13][15] - imec开发的气隙集成和电荷陷阱层切割技术是解决上述挑战、实现未来z间距缩放的关键推动因素，有望支持存储密度在2030年达到约100 Gb/mm²[17][26][32] 3D NAND技术演进与市场驱动 - NAND闪存作为非易失性存储器广泛应用于从智能手机到数据中心的各个电子领域，并为AI模型训练提供高效存储方案[2] - 行业通过从二维NAND过渡到三维NAND以及增加每个芯片的存储单元层数（商用最高可达四比特）来提高存储密度[2] - 数据存储需求爆炸式增长驱动芯片公司竞相提高存储单元密度（以Gb/mm²为单位），同时降低每比特成本[2] 电荷陷阱单元与GAA架构 - 电荷陷阱单元取代浮栅晶体管，将电荷存储在绝缘体中，降低了单元间静电耦合，提高了读写性能并为更高存储密度铺平道路[3] - 全环栅架构已广泛应用于3D NAND闪存，存储单元堆叠成垂直链并通过水平字线寻址[5] - 电荷陷阱单元在3D NAND中通过GAA垂直沟道方法实现，制造过程涉及导体和绝缘层交替堆叠、钻孔及沉积，形成"通心粉沟道"结构[9] 存储密度提升路径与挑战 - 主流厂商正在推出超过300层堆叠的3D NAND芯片，预计到2030年堆叠层数将达1000层，相当于约100 Gbit/mm²的存储容量[10] - 提升存储容量的方法包括增加每个单元的比特数、减小单元横向间距、采用层叠技术（如将四层250层单元堆叠成1000层芯片）以及CMOS键合阵列技术[12][13] - 挑战在于如何在30微米厚的堆叠层中保持工艺均匀性，并对高深宽比刻蚀和沉积工艺提出更高要求[10][13] Z间距缩放的技术挑战 - 缩小存储层之间的z间距（目前约40纳米）是持续降低成本的关键，旨在减小字线层和氧化硅层厚度以在有限高度内堆叠更多层[13][15] - z间距缩放若不优化会导致阈值电压降低、数据保持能力下降、编程擦除电压增加、功耗上升以及相邻单元栅介质击穿风险[15] - 负面效应根源在于单元间干扰（栅极控制能力减弱导致静电耦合）和横向电荷迁移（电荷从垂直SiN层中迁出影响数据保持）[15][16] 气隙集成技术方案 - 在相邻字线间集成气隙可降低介电常数，从而减少存储单元间的静电耦合，是解决单元间干扰问题的潜在方案[17] - imec提出通过在沉积ONO堆叠前对栅间氧化硅进行凹陷，从存储孔区域内部引入与字线自对准的气隙，实现精确放置且具备可扩展性[22] - 测试表明带气隙器件对相邻单元干扰更不敏感，且不影响内存性能及可靠性（耐久性达1000次编程/擦除循环），是未来z间距缩放的关键步骤[22][24] 电荷陷阱层切割技术前景 - 电荷陷阱层切割（将气隙引入阻挡氧化层和电荷陷阱层区域）可增大存储单元的存储窗口，帮助每个单元实现更多电平以存储更多位数[26][29] - 该技术还能防止捕获电荷沿堆叠高度方向横向迁移，但集成挑战在于需要对极深窄孔壁进行定向蚀刻和沉积，imec正与供应商合作开发新技术[26][29] - imec计划将电荷陷阱切割与气隙集成结合，为z间距缩放挑战提供完整解决方案[29] 未来创新架构与发展路线 - 传统电荷陷阱单元架构收益开始放缓，存储器密度提升可能在本十年末前趋于平缓[32] - 研究人员正探索创新单元架构，如水平排列导电通道或沟槽式架构连接电荷陷阱单元，以大幅提高比特存储密度[32] - 多项在研技术将使行业逐步迈向100 Gb/mm²的数据存储目标，该需求主要由云计算和AI应用驱动[32]

3D NAND闪存技术发展背景与核心作用 - NAND闪存是一种非易失性存储器，自20世纪80年代末引入以来，已广泛应用于从智能手机到数据中心的各个电子领域，并成为大多数可移动和便携式存储设备（如SD卡和U盘）的基础 [1] - 近年来，3D NAND技术在人工智能发展中扮演重要角色，为训练AI模型所需的大量数据提供了高效的存储方案 [1] - 行业通过增加每个芯片的存储单元层数和每个单元的存储比特数（商用产品最高可达四比特）来提高存储密度，并经历了从浮栅晶体管向电荷陷阱单元的转变，后者因制造尺寸更小且能降低单元间静电耦合，为更高密度铺平了道路 [1] 3D NAND的基本架构与工作原理 - 全环栅（GAA）架构已广泛应用于3D NAND闪存，是该领域高密度数据存储的主力军；在此3D架构中，存储单元堆叠成垂直链，并通过水平字线进行寻址 [3] - 电荷陷阱单元是3D NAND中的基本存储器件，其结构类似于MOSFET，但在栅极氧化层内嵌入了一层薄薄的氮化硅（SiN），形成氧化物-氮化物-氧化物（ONO）堆叠 [3] - 当栅极施加正偏置电压时，沟道区的电子会隧穿氧化硅层并被捕获在氮化硅层中，从而改变晶体管的阈值电压，通过测量源极和漏极之间的电流即可判定存储单元的状态（"1"或"0"） [6] - GAA沟道的制造过程涉及导体和绝缘层的交替堆叠、向下钻孔形成圆柱形孔，以及在孔侧壁上交替沉积氧化硅和氮化硅层，最终形成被称为"通心粉沟道"的结构 [6] 下一代3D NAND的密度提升路径与挑战 - 行业计划将3D NAND闪存的层数从当前主流厂商推出的超过300层，预计到2030年进一步提升至1000层，相当于约100 Gbit/mm²的存储容量 [7] - 提升存储密度的主要方法包括增加每个单元的比特数、减小GAA单元的横向（xy）间距、提高存储阵列的面积效率，以及采用层叠技术（将闪存器件彼此堆叠，未来可能重复四次以创建更长的单元链） [9] - 为控制成本，行业正积极探索垂直或"z间距"缩放技术，以减小氧化层和字线层的厚度，从而在堆叠高度每增加一微米的情况下增加存储层数 [10] - 然而，z间距缩放若未经优化，会对存储单元的电性能产生负面影响，如导致阈值电压降低、亚阈值摆幅增大、数据保持能力下降，并增加编程/擦除电压及功耗，其根本原因在于单元间干扰和横向电荷迁移现象加剧 [11][12] 应对z间距缩放挑战的关键技术创新 - 在相邻字线之间集成气隙是解决单元间干扰的一种潜在方案，因其介电常数低于栅极间介质，可降低存储单元之间的静电耦合；imec提出了一种独特的集成方案，能够精确控制字线之间的气隙位置，并实现自对准 [13][17] - 测试结果表明，带有气隙的器件对相邻单元的干扰更不敏感（表现为阈值电压偏移更小），且其耐久性可达1000次编程/擦除循环，不影响内存运行 [17][19] - 电荷陷阱层分离（或称电荷陷阱切割）是另一项探索中的技术，仿真显示该技术可以增大存储单元的存储窗口，并防止捕获的电荷沿垂直方向横向迁移，从而有助于每个存储单元实现更多电平以存储更多位数 [20][23] - imec计划将电荷陷阱切割技术与气隙集成方案结合，为z间距缩放挑战提供完整解决方案，但目前面临对极深且狭窄的孔壁进行定向蚀刻和沉积的技术挑战 [23] 未来技术展望与发展趋势 - 随着传统电荷陷阱单元架构的收益开始放缓，存储器密度的提升可能在本十年末之前趋于平缓，因此研究人员正在探索更具创新性的单元架构以推动2030年后的发展路线图 [24] - 提出的未来方案包括重新构想整个布局，将存储单元的导电通道水平排列而非垂直排列，以及采用沟槽式架构连接电荷陷阱存储单元（而非圆形GAA几何结构），这有望大幅提高比特存储密度 [24] - 行业研发中的多项技术旨在逐步迈向100 Gb/mm²的数据存储密度目标，这一需求主要由云计算和人工智能应用驱动 [24]

3D NAND技术演进与核心架构 - NAND闪存作为非易失性存储器，广泛应用于从智能手机到数据中心的电子市场，并在人工智能发展中为训练模型所需的大量数据提供高效存储方案[2] - 行业通过增加每个芯片的存储单元层数和每个单元的存储比特数（最高可达四比特）来提高存储密度，并从浮栅晶体管转向电荷陷阱单元以降低静电耦合、提高读写性能并为更高存储密度铺平道路[2] - 3D NAND的基本构建模块采用全环栅架构，电荷陷阱单元作为存储器件，其结构类似于MOSFET但在栅极氧化层内嵌入氮化硅层，形成氧化物-氮化物-氧化物堆叠[4] - 在GAA垂直沟道制造中，首先交替堆叠导体和绝缘层，然后钻孔形成圆柱形孔，并在侧壁沉积氧化硅和氮化硅层，中心为多晶硅晶体管沟道，形成“通心粉沟道”结构[8] 存储密度提升路径与挑战 - 主流厂商正在推出超过300层氧化物/字线堆叠的3D NAND芯片，预计到2030年堆叠层数将达1000层，实现约100 Gbit/mm²的存储容量，但挑战在于在30微米厚的堆叠中保持字线直径一致以及工艺复杂性和成本控制[9] - 提升存储密度的方法包括增加每个单元的比特数、减小GAA单元的横向间距、采用层叠技术将闪存器件彼此堆叠（如将四层250层单元堆叠成1000层芯片）以及通过CMOS键合阵列配置将底层逻辑从NAND阵列中分离并重新集成[11][12] - 为控制成本，行业积极探索垂直或“z间距”缩放技术以减小氧化层和字线层厚度，从而在堆叠高度每增加一微米的情况下增加存储层数并降低成本[12] - 然而，z间距缩放若不优化会导致阈值电压降低、亚阈值摆幅增大、数据保持能力下降、编程和擦除电压增加、功耗上升、速度降低以及栅极介质击穿等负面影响，根源在于细胞间干扰和横向电荷迁移加剧[13] 关键技术突破：气隙集成与电荷陷阱切割 - 在相邻字线之间集成气隙可降低存储单元之间的静电耦合，imec提出一种通过沉积ONO堆叠前对栅间氧化硅进行凹陷的方法，实现气隙与字线自对准的精确放置，测试显示带气隙器件对相邻单元干扰更不敏感且不影响内存性能和可靠性[15][18][21] - 电荷陷阱层分离（电荷陷阱切割）技术通过仿真表明可增大存储单元的存储窗口，帮助每个存储单元实现更多电平以存储更多位数，并防止捕获电荷沿垂直方向横向迁移[22][25] - imec计划将电荷陷阱切割与气隙集成方案结合，为z间距缩放挑战提供完整解决方案，但该技术面临对极深且狭窄孔壁进行定向蚀刻和沉积的挑战，正在与供应商合作开发新技术[25] - 随着传统电荷陷阱单元架构收益放缓，研究人员探索创新架构如水平排列导电通道或沟槽式架构连接电荷陷阱单元，以推动2030年后的存储器发展路线图，逐步迈向100 Gb/mm²的数据存储需求[27]

文章核心观点 - 比利时微电子研究中心（imec）在晶圆对晶圆混合键合与背面互连技术领域取得突破，为CMOS 2.0技术的发展铺平道路 [1] - CMOS 2.0技术通过将系统级芯片拆分为多个专用功能层并进行异质堆叠，解决了传统CMOS工艺按比例缩小的局限性 [1] - 这些技术创新旨在突破人工智能、移动设备等应用在计算性能提升时面临的瓶颈 [2] CMOS 2.0 技术核心 - 技术核心在于采用先进3D互连与背面供电网络，能在晶圆两侧实现高密度连接 [2] - imec在2025年VLSI研讨会上展示了两项关键成果：间距250纳米的晶圆对晶圆混合键合和背面间距120纳米的介质通孔 [2] - 这些技术提供了逻辑对逻辑或存储对逻辑堆叠所需的精细度 [2] 晶圆对晶圆混合键合 - 该技术优势在于实现亚微米级间距，提供高带宽、低能耗的信号传输 [3] - 工艺步骤包括室温下对齐并键合两个已加工晶圆，通过退火形成永久性铜-铜键合与介质键合 [3] - imec通过键合前光刻校正技术将键合间距缩小至300纳米，使95%的芯片对准误差小于25纳米 [3] - 在2025年VLSI研讨会上展示了六边形焊盘网格架构下250纳米间距键合的可行性 [3] 背面互连技术 - 作为正面键合的补充，该技术通过纳米级硅通孔或直接接触方式实现正面-背面连接 [4] - 背面供电网络从背面输送电力，减少了电压降并缓解了正面后端制程的信号布线拥堵问题 [4] - imec采用通孔优先工艺制作出背面介质通孔，该通孔以钼填充，底部直径20纳米，间距120纳米 [4] - 通过极致晶圆减薄工艺降低通孔深宽比，并确保TDV与55纳米背面金属层之间15纳米的对准余量 [4] 背面供电网络优势 - 将电力分配功能转移到晶圆背面，可容纳更宽、电阻更低的互连线 [6] - 设计-技术协同优化研究显示，该技术能提升常通型设计的功耗、性能、面积与成本表现 [6] - 在2纳米移动处理器设计中，与正面供电网络相比，BSPDN将电压降减少122毫伏，实现22%的面积节省 [6] 技术落地与未来展望 - 在纳米集成电路试点产线与欧盟资金支持下，CMOS 2.0技术已从概念走向实用 [7] - 该技术为半导体生态系统提供了可扩展的解决方案 [7] - 未来当键合间距缩小至200纳米以下时，与设备供应商的协作将成为解决对准难题的关键 [7] - 高密度正面与背面互连技术将开启计算创新的新时代 [7]

公司IPO概况 - 公司于2025年8月启动东京证券交易所IPO，募资金额达到1566亿日元，成为日本今年第二大IPO [1][2] - 最终发行价定为每股3000日元，处于定价区间上限，吸引了卡塔尔投资局等机构投资者的高度关注 [2] - 公司拟估值约3000亿日元，主承销商包括美银、野村、SMBC日兴、摩根士丹利MUFG [3] 公司业务与技术 - 公司是全球领先的半导体光掩模制造商，业务涵盖90nm至1nm制程节点，是全球前三的光掩模供应商之一 [3][4][5] - 公司在日本、美国、欧洲、亚洲共运营8座工厂，是唯一在欧、美、亚三大洲均拥有量产基地的掩模厂，提供24小时不间断服务 [4] - 公司在3nm及以下先进制程掩模市场占据约25%份额，是日本国内唯一能量产EUV掩模的厂商 [5] - 公司计划2026财年实现2nm掩模量产，2027年完成1nm EUV掩模工艺验证，2030年实现量产 [5][14] 公司财务与战略 - 2024财年公司营收约1750亿日元，营业利润率18%，高端掩模（≤28nm）占比超55% [5] - IPO募资将用于1nm级EUV掩模研发、扩充德国德累斯顿与日本东京新工厂产能、以及偿还并购贷款 [5] - 公司计划在IPO后3年内将净负债率从目前的90%降至40%以下 [5] - 公司控股股东为凸版印刷（持股50.1%），IPO后凸版印刷将保留控股权以维持业务协同 [3] 行业背景与日本半导体复兴 - 日本通过《半导体援助法》等政策，在三年内完成政策换挡，为“夺回10%全球产能”的目标提供支持 [7] - 日本半导体复兴绑定汽车、AI边缘计算、军工三条新赛道，合计市场规模超过8万亿日元 [10] - 日本半导体相关固定资产投资在2020-2024年年均增速达18%，远高于制造业平均的4% [9] - 日本上游材料设备环节握有高份额，如信越化学、JSR、东京应化三家公司握有全球70% EUV光刻胶份额 [9] 投资信号与市场启示 - 先进制程“瓶颈”环节如光掩模正成为资本抢筹的新高地，凸显上游设备/材料环节在EUV时代的定价权提升 [15] - 日本“材料-设备-制造”闭环正形成高毛利循环，上游高毛利可反哺下游重资产，财务模型可行 [15] - 地缘科技博弈下，具备跨国产能、可替客户承担政策风险的供应链服务商将获得估值重估与长期订单红利 [16]

项目启动与合作生态 - imec正式启动300毫米氮化镓开放创新计划，聚焦低压与高压电力电子应用 [1] - 首批合作伙伴包括AIXTRON、GlobalFoundries、KLA、Synopsys和Veeco，旨在构建从外延生长到封装解决方案的稳健生态系统 [1][4] - 项目计划于2025年底前在imec的300毫米洁净室中全面部署相关技术能力 [4] 技术发展与核心目标 - 项目核心是研发300毫米氮化镓外延生长技术以及低压、高压氮化镓高电子迁移率晶体管工艺流程 [1] - 采用300毫米衬底旨在降低氮化镓器件制造成本，并推动更先进电力电子器件的研发，如用于CPU和GPU的高效低压负载点转换器 [1][3] - 技术路径上，将首先为低压应用搭建横向p型氮化镓栅极高电子迁移率晶体管基准技术平台，后续再针对650伏特及以上的高压需求进行研发 [3] 市场应用与行业趋势 - 氮化镓技术能实现比硅基解决方案更小的外形尺寸、更轻的重量和更优异的能量转换效率 [2] - 具体应用领域包括汽车车载充电器、太阳能逆变器、以及电信与人工智能数据中心的配电系统，为脱碳、电气化与数字化进程贡献力量 [2] - 晶圆直径向300毫米演进是显著行业趋势，imec凭借200毫米技术积累进行升级，利用300毫米尖端设备研发更先进器件 [3]