核心观点 - NVIDIA正在考虑将CoWoP作为下一代Rubin GPU的封装解决方案，以替代目前主流的CoWoS技术 [3] - CoWoP技术具有信号完整性更佳、散热效果更好、成本更低等优势 [4][5] - 公司计划2025年8月开始测试功能齐全的GB100 CoWoP设备，2026年底量产GR150 Rubin解决方案 [4][7] - 台积电CoWoS产能争夺战激烈，预计2026年全球需求达100万片，NVIDIA将占据60%份额 [9][10] 技术优势 - CoWoP封装信号和电源完整性更佳，减少基板损耗，电压调节更接近GPU芯片 [4] - 无需封装盖，散热解决方案可直接与硅片接触，降低成本 [4][5] - 改进电迁移和AISC成本，更好地服务于Dielet模型的长期愿景 [5] - 尺寸为110x110mm，早期测试基于GB100 GPU和Dummy GPU/HBM解决方案 [4] 产品规划 - 2025年8月开始测试功能齐全的GB100 CoWoP设备，评估可制造性、电气功能等 [4] - 2026年底量产GR150 Rubin CoWoP解决方案，预计2027年上市 [7] - GR100 CoWoP将作为测试平台，为GR150量产铺路 [7] - 公司不会放弃CoWoS，将同时使用两种技术 [7] 行业竞争 - 2026年全球CoWoS晶圆需求预计达100万片，年增率40-50% [9][11] - NVIDIA预计占据60%份额（59.5万片），其中51万片由台积电代工 [10] - AMD预计获得10.5万片（11%份额），博通15万片（15%份额） [10] - 台积电月产能将从2024年3.2万片提升至2026年9.3万片 [11] 供应链 - 台积电主导CoWoS产能分配，预计2026年AI收入占总收入25% [9][11] - NVIDIA委托Amkor与日月光分担约8万片产能 [10] - 亚马逊通过Alchip预定5万片，Marvell为AWS和微软预定5.5万片 [10] - 联发科为谷歌TPU项目预留2万片产能 [10]

智通财经APP获悉，国信证券发布研报称，CoWoP与CoWoS的区别在于省去了中间的IC载板，直接将 晶圆与PCB相连。其优点在于：缩短互连路径减少寄生效应以改善电性能：芯片可以直接连接到封装的 外部引脚或下一级互连，减少原来在载板上的信号传输损耗和延迟。减小封装的厚度和面积，且提升散 热效果。同时需要进一步降低PCB热膨胀系数，以避免翘曲问题。SLP性能最接近IC载板，未来有望随 着CoWoP渗透实现显著提升。 国信证券主要观点如下： CoWoP未来有望逐步商用，PCB板需直接承载晶圆 CoWoP(Chip on Wafer on PCB)是将多个芯片(Chip)堆叠或并排放置在晶圆级中介层(Wafer-level Interposer)，然后直接整合到PCB板。其与CoWoS的区别在于省去了中间的IC载板，直接将晶圆与PCB 相连。其优点在于：1、缩短互连路径减少寄生效应以改善电性能：芯片可以直接连接到封装的外部引 脚或下一级互连，减少原来在载板上的信号传输损耗和延迟。2、减小封装的厚度和面积，且提升散热 效果。同时需要进一步降低PCB热膨胀系数，以避免翘曲问题。 SLP性能最接近IC载板，未来有望随着C ...

核心观点 - CoWoP技术未来有望逐步商用，将直接带动超细线路SLP类载板需求显著提升 [1] - SLP工艺壁垒高，拥有领先布局的龙头企业将深度受益，同时推动上游激光直写与钻孔设备升级 [1][2] - SLP性能接近IC载板，线宽/线距目前已达20/20微米，未来有望通过工艺改进达到10/10微米 [3] CoWoP技术优势 - CoWoP（Chip on Wafer on PCB）通过省去IC载板直接连接晶圆与PCB，缩短互连路径减少寄生效应，改善电性能 [2] - 该技术可减小封装厚度和面积，提升散热效果，但需进一步降低PCB热膨胀系数以避免翘曲问题 [2] SLP技术特性 - SLP类载板性能介于HDI板和IC载板之间：HDI线宽线距≥40μm，IC载板≤15/15μm，SLP当前主流达20/35μm甚至20/20μm [3] - SLP制造依赖mSAP工艺，核心为图形转移与电镀，需高精度光刻和激光直接成像（LDI）设备支持 [4] - 种子层采用可剥离铜箔可简化工艺并保证均匀性，对激光直写设备分辨率要求极高 [4] 产业链影响 - SLP需求增长将带动上游设备升级，尤其是高分辨率激光直写设备与激光钻孔设备 [2][4] - mSAP工艺中电镀铜层与起始铜层去除技术是微细线路实现的关键 [4]

CoWoS技术回顾 - CoWoS封装流程分为三个阶段：裸片与中介层通过微凸块连接并填充保护[7] 中介层与封装基板连接[7] 切割晶圆形成芯片并连结至封装基板[7] - 最终结构包含保护环形框、盖板及热介面金属填补空隙[7] CoPoS技术分析 - 用面板级RDL层替代硅中介层 实现Base Die的板级放置[9] - 面板尺寸达510×515毫米 面积利用率显著提升 可容纳芯片数量为300毫米晶圆的数倍[11] - 目标替代CoWoS-R/L系列 但大尺寸面板面临曝光工艺挑战[11] CoWoP技术解析 结构创新 - 直接去除封装基板 通过uBump和C4 Bump连接Base Die与PCB[12] - 7nm以下工艺中C4 Bump直接连接Die存在技术难度[12] 核心优势 - 节省封装基板成本 减少工艺层级 材料费用压缩显著[14] - 信号路径缩短 提升PCIe 6 0/HBM3等效带宽利用率 延迟降低[15] - 无封装盖设计优化散热 支持液冷/热管等新型热管理技术[15] 技术瓶颈 - PCB需超高可靠性与精密度 焊接容错空间极小[16] - 无壳体保护导致热循环/机械应力下易出现裂纹[16] - 要求芯片封装厂与PCB制造商从设计阶段深度协同[16] 技术发展评估 - CoWoP属于激进方案 短期难以对PCB行业产生实质影响[17] - CoPoS尚未完全成熟 但面板化中介层是明确发展方向[11]