IPO基本信息 - 盛合晶微科创板IPO于10月30日获受理 [3] - 保荐机构为中国国际金融股份有限公司，保荐代表人为王竹亭、李扬 [3] - 会计师事务所为容诚会计师事务所，律师事务所为上海市锦天城律师事务所 [3] 公司业务定位 - 公司是集成电路晶圆级先进封测企业，起步于12英寸中段硅片加工 [3] - 提供晶圆级封装和芯粒多芯片集成封装等全流程先进封测服务 [3] - 致力于支持图形处理器、中央处理器、人工智能芯片等高性能芯片 [3] 行业地位 - 2024年度公司是全球第十大、境内第四大封测企业 [3] - 2022年度至2024年度营业收入复合增长率在全球前十大企业中位居第一 [3] 财务表现 - 2022年-2024年及2025上半年营收分别为16.33亿元、30.38亿元、47.05亿元、31.78亿元 [3] - 同期归母净利润分别为-3.29亿元、3413.06万元、2.14亿元、4.35亿元 [3] - 2025年6月30日资产总额为214.17亿元，2024年12月31日为203.32亿元 [4] - 2025年上半年加权平均净资产收益率为3.14%，2024年为2.59% [4] - 2025年上半年经营活动产生的现金流量净额为17亿元，2024年为19.07亿元 [4] 股权结构 - 最近两年内公司无控股股东且无实际控制人 [4] - 第一大股东无锡产发基金持股10.89%，第二大股东招银系合计持股9.95% [4] - 股东之间的关联关系未实质改变公司股权分散的状态 [5]

公司投资动态 - 上峰水泥通过全资子公司宁波上融物流有限公司作为出资主体参与私募股权投资基金苏州璞云创业投资合伙企业 [1] - 苏州璞云基金投资的盛合晶微半导体有限公司首次公开发行股票并在科创板上市的申请已于2025年10月30日获得上海证券交易所受理 [1] 被投公司业务与技术 - 盛合晶微是全球领先的集成电路晶圆级先进封测企业 [1] - 公司业务起步于先进的12英寸中段硅片加工 并提供晶圆级封装和芯粒多芯片集成封装等全流程先进封测服务 [1] - 公司致力于支持图形处理器 中央处理器 人工智能芯片等各类高性能芯片 [1] - 公司通过超越摩尔定律的异构集成方式 旨在实现高算力 高带宽 低功耗等全面性能提升 [1]

IPO基本信息 - 盛合晶微半导体有限公司科创板IPO已于10月30日获受理，保荐机构为中金公司，拟募资48亿元人民币 [1] 公司业务定位与技术优势 - 公司是全球领先的集成电路晶圆级先进封测企业，业务起步于12英寸中段硅片加工，并提供晶圆级封装和芯粒多芯片集成封装等全流程服务 [1] - 公司是中国内地最早实现12英寸凸块制造量产的企业之一，也是首家提供14nm先进制程Bumping服务的企业，填补了内地高端产业链空白 [2] - 基于中段硅片加工能力，公司实现了12英寸大尺寸晶圆级芯片封装的产业化，2024年度其12英寸WLCSP收入规模在中国内地排名第一，市场占有率约为31% [2] - 在芯粒多芯片集成封装领域，公司的2.5D集成技术是中国内地量产最早、规模最大的企业之一，2024年度2.5D收入规模内地排名第一，市场占有率高达约85% [3] 行业地位与增长表现 - 根据Gartner统计，2024年度公司是全球第十大、境内第四大封测企业，且2022至2024年度营业收入的复合增长率在全球前十大企业中位居第一 [3] - 截至2024年末，公司拥有中国内地最大的12英寸Bumping产能规模，并在12英寸WLCSP和2.5D收入规模上均排名内地第一 [4] 募集资金用途 - 本次发行募集资金总额48亿元，将投资于三维多芯片集成封装项目（拟投入40亿元）和超高密度互联三维多芯片集成封装项目（拟投入8亿元），项目总投资额为114亿元 [5] 财务业绩 - 公司营业收入从2022年度的约16.33亿元增长至2024年度的约47.05亿元，2025年1-6月实现营业收入约31.78亿元 [5] - 公司净利润从2022年度的约-3.29亿元扭亏为盈，2024年度达到约2.14亿元，2025年1-6月净利润约为4.35亿元 [5] - 公司资产总额持续增长，从2022年末的约65.23亿元增至2025年6月30日的约214.17亿元 [6]

文章核心观点 - 微电子和先进封装技术路线图2.0的发布标志着行业对异构集成和系统级封装的重视，以应对传统晶体管微缩达到物理极限的挑战，通过Chiplet和异构集成实现性能、功率、面积和成本的优化[1] - 异构集成对于下一代计算和通信系统至关重要，其在提高良率、IP复用、增强性能和优化成本方面具有显著优势，是未来高性能计算、人工智能和边缘计算应用的基础[1][14] - 路线图涵盖了从芯片封装协同设计、下一代互连技术、电力输送与热管理到材料、基板、组装测试和可靠性等全产业链的技术发展需求，为行业提供了明确的技术发展路径和时间表[4][13][24][34][47][56][67][71] 芯片封装架构和协同设计 - 宏观和微观层面的2.5D/3D异构集成对于实现未来ICT系统至关重要，这种范式转变将推动封装为知识产权、异构架构和可靠系统集成的芯片设计创新[5] - 芯片封装协同设计需要高保真度及高效的建模工具和技术，包括基于机器学习的工具，以支持从架构定义到验证的全流程[2][9] - 设计空间探索利用分析模型和人工智能辅助技术，在早期阶段快速评估异构集成系统设计，以优化设计范围，随着集成规模急剧变化，其重要性日益凸显[8] - 测试与可靠性面临独特挑战，未来异构系统测试需要足够模块化以解决每个组件的特定测试方法，并在覆盖率、复杂性和成本之间取得平衡，自测试是首选解决方案[10] - 先进封装的安全问题日益重要，设计自动化工具需要扩展包括安全性、需求追踪和生命周期管理，以应对多芯片组系统级封装日益复杂带来的安全威胁[11][12] 先进封装中异构集成的下一代互连 - 下一代互连技术是提升性能、增加数据带宽和降低能耗的关键，创新包括硅通孔、中介层和混合键合方法的发展，高密度硅通孔可实现堆叠芯片之间的垂直互连[14] - 混合键合技术如直接键合互连日益受到关注，这些方法实现了更高的互连密度和卓越的电气性能，芯片到晶圆间距小于3微米，互连密度大于10^5/平方毫米[15][17] - 光子互连技术被探索以突破电连接的局限性，片上光子技术可提供低延迟、高吞吐量的连接，同时功耗更低，混合电光解决方案结合了电子和光子互连的优势[17] - 重分布层是先进互连技术的另一个关键组件，细间距重分布层无需硅中介层即可提供高密度连接，高带宽内存接口依靠先进的互连解决方案实现高效数据传输[18] - 3D芯片集成的目标是实现更高的效率和更高的带宽密度，具体表现为更高的能量效率（以bits/J为单位）和更高的带宽密度（以IO/毫米或IO/平方毫米为单位）[19][21][22] 电力输送和热管理 - 由于核心数量增加，电源轨也随之增加，高功率AI和HPC领域处理器的电流将超过1000安培，集成电压调节器成为解决电力输送挑战的关键解决方案[24][25] - 集成电压调节器方案日益普及，其通过以更高的电压为处理器供电来减少供电网络中的路由损耗，根据拓扑结构大致分类，包括电源门开关、线性稳压器和开关稳压器[25][26][27] - 未来功率传输对材料和元件提出更高要求，例如到2035年，片上金属-绝缘体-金属电容密度需大于1微法/平方毫米，集成电压调节器需支持12-48伏特[28] - 热管理面临由于工艺不断扩展导致芯片级功率密度增加，以及先进3D封装带来独特散热挑战，未来需要先进的散热界面材料、集成散热器和系统级冷却解决方案[29][30][31][32] - 热管理技术发展路径明确，例如到2035年，需要芯片嵌入式冷却等尖端技术，热界面材料的热阻需显著降低，系统冷却解决方案需能够从3D计算堆栈内部提取热量[33] 材料与基板技术 - 新材料是互连、高密度基板、散热和新兴器件开发创新的基础，特定应用驱动因素包括高性能计算、电力电子和通信基础设施，将用于定义新材料功能以提升系统级性能[3][34] - 基板技术从芯片载体向集成平台转变，驱动属性是凸块间距和输入/输出扩展，高性能计算应用需要平台可扩展至10,000输入输出/平方毫米，这要求凸块或焊盘间距为10微米[36][37] - 高密度基板微缩有几种发展路径，包括将细间距凸块芯片连接到线宽和间距≤2微米的高密度有机基板上，或使用有机/无机重分布层来布线，需要新材料和工艺支持[41][42] - 射频器件基板技术向更高频率发展，未来系统工作频率高于100吉赫兹，需要线宽/线间距低于15/15微米、间距低于20微米、焊盘尺寸低于30微米的先进集成电路基板技术[45][46] - 高密度基板技术发展路线图明确，例如到2030年，芯片凸点间距需≤10微米，线宽/间距需低于2微米，最大增层数达到30层，并嵌入芯片、电容、电感等元件[42][43] 组装、测试与可靠性 - 组装技术从传统倒装芯片封装向带有铜柱的细间距转变，未来需要转向更精细的间距（<10微米），并从基于焊料的互连过渡到无焊料互连，涉及混合键合工具的开发[52][53][54] - 共封装光学器件对于满足未来带宽和功率需求至关重要，其组装面临独特挑战，包括无助焊剂芯片连接工艺、低温固化材料和光纤连接组装工艺复杂性的增加[55] - 测试挑战源于使用现成的现有芯片导致可测试性设计集成效果不佳，这会导致自动测试设备中的仪器更加昂贵和总体测试成本更高，需要更好的测试集成方法[56] - 可靠性对于满足高性能电子系统需求至关重要，挑战包括先进封装架构、材料和结构的集成，以及新型测试和认证方法的开发，特定应用的可靠性鉴定指南为行业提供标准[67][68][69] - 未来十年可靠性指标不会发生显著变化，但满足相同指标将更具挑战性，如果新材料、新工艺和新尺寸在设计过程中没有预先考虑可靠性，将达到非常困难[70] 成本性能权衡与未来趋势 - 理解Chiplet化的性价比权衡至关重要，较小的芯片组在良率、可重用性方面有优势，但更大的芯片组在功耗和成本方面更具优势，最佳芯片组尺寸因节点和应用而异[72] - 虽然当前技术将Chiplet化的性价比最优值设定为每个封装约10个芯片，但未来技术进步可以带来数量更多的芯片系统，预计将增加多达1000个不同尺寸的芯片和高达24层的3D堆叠[75] - 未来挑战和需求明确，需要新的设计工具包括数字孪生以支持协同设计，需要跨多尺度的多物理场分析模型，需要从基于焊料的互连过渡到无焊料互连[77] - 随着对更小尺寸、更轻重量和更低成本的需求增加，可靠性和测试挑战也随之而来，虽然认证指标可能不会显著变化，但达到相同指标将极具挑战性[70][77]

公司核心技术方案 - 推出“功能解耦、灵活集成”的货架芯粒方案，通过通用型HUB Chiplet与功能型Functional Chiplet组合，解决传统ASIC SoC大芯片研发周期长、成本高、风险大的痛点 [3] - 通用型HUB Chiplet搭载12核ARM Cortex A72 CPU，支持PCIe 5.0 8lane、78GB/s DDR带宽及256GB/s D2D高速互联，集成视频/图像处理等核心通用IP [3][19] - 功能型Chiplet覆盖GPU和NPU两大品类，其中GPU芯粒具备1.3TFLOPS@FP32算力与32GPix/s像素填充率，NPU芯粒INT8精度算力达50TOPS，支持多精度运算 [3][19] 芯粒互联与封装技术 - 自主研发PB-Link车规级芯粒接口，遵循国内ACC1.0标准，支持8通道×32Gbps传输带宽，误码率<10⁻¹⁵，适配2D/2.5D封装及不同工艺制程互联 [4][11] - 接口通过-40℃~125℃全温度范围测试与ASIL-D认证，搭配全国产化封装、基板、测试供应链 [4][11] - 多类封装方案已验证成熟，包括1拖6、4拖10、4×2×2等形式，HUB芯粒可灵活级联，实测跑大模型整体效率超90% [5][13] 原型验证平台与成本优势 - 预告全球唯一的HUB+FPGA原型验证平台，集成12核ARM Cortex A72处理器及80TOPS高性能可重构协加速器，预计12月正式推出 [5][14] - 依托货架芯粒的复用性与模块化设计，可将传统芯片研发的NRE费用降至五分之一到十分之一，大幅缩短产品上市周期 [5][19] 行业影响与生态构建 - 芯粒技术成为破解高端芯片发展瓶颈的关键，公司方案以开放架构构建“IC设计商-IP提供商-封装企业”协同生态 [6][18] - IC设计商可直接采购标准化IP裸片，灵活组合成定制化方案，无需重复投入大IP流片 [6][18] - 方案助力企业快速切入AI、汽车电子、工业控制等高端芯片领域 [6]

摩尔定律的挑战与芯粒技术的兴起 - 摩尔定律指出半导体芯片上的晶体管数量大约每两年翻一番，但近年来芯片电路尺寸缩小至几纳米级别后，面临物理极限、制造复杂性增加和成本上升的挑战 [2] - 电路尺寸缩小导致制造良率降低，使得生产大量可用芯片变得更加困难，建造和运营半导体代工厂需要大量资金和专业知识 [2] - 芯粒是执行特定功能的小芯片，多个芯粒可组合成一个封装以组成完整系统，此方法通过只使用"已知良好芯片"来极大地提高制造良率和效率 [2] 芯粒技术的优势与应用 - 异构集成工艺允许将不同工艺制造、具有不同功能的芯片组合到单个封装中，高性能计算部件可用最新半导体工艺制造，而存储器和模拟部件可采用更传统、更具成本效益的技术 [3] - 汽车行业使用该技术开发未来汽车的片上系统，计划在2030年后应用于量产汽车，以提升汽车半导体的性能、AI计算和图形处理能力 [3] - 芯粒技术能帮助制造商将功能安全部件与用于自动驾驶的AI处理器结合，更快地根据汽车制造商需求定制片上系统 [3] - 该技术正扩展到人工智能和电信等其他领域，推动众多行业创新，并迅速成为未来半导体行业的关键技术 [5] 芯粒集成与封装技术 - 中介层是实现芯粒紧凑高速连接的关键组件，通常由硅制成，位于芯片下方以帮助芯片间通信，其性能直接影响连接紧密度和电信号交换速度 [5] - 先进的芯粒集成技术在高效供电方面发挥重要作用，通过添加微小金属连接点为电流和数据传输提供路径，实现高速数据传输并充分利用有限空间 [5] - 当前主流方法是2.5D集成，将多个芯片放入单个封装中，而下一代重大进展是3D集成，该技术使用硅通孔垂直堆叠芯片以实现更高集成度 [5] - 将灵活芯片设计与3D集成结合可构建更快、更小、更节能的半导体，将内存和处理单元直接堆叠可实现高速数据访问，有利于人工智能等高性能流程 [7] 芯粒技术的挑战与前景 - 垂直堆叠芯片导致热量更容易积聚，使热管理和保持高制造良率变得更加困难 [8] - 全球研究人员正在研究先进封装技术的新方法以更好地应对热挑战，芯粒与3D集成的结合被视为一项颠覆性创新，有可能取代摩尔定律 [8]

**行业与公司** * 行业涉及人工智能（AI）芯片、高性能计算（HPC）、先进封装和碳化硅（SiC）材料[1][13][40] * 公司包括台积电（TSMC）、英伟达（NVIDIA）、Marvell、ASE、英特尔（Intel）、三星（Samsung）、Wolfspeed、环球晶圆（GlobalWafers）等[1][45][300] **核心观点与论据** * AI芯片功率需求激增，单个GPU电流超过1000A，传统电源分配网络（PDN）和热管理方法接近极限，导致IR压降和瞬态电压下降[5][29][235] * 台积电通过CoWoS-L平台嵌入IVR和eDTC以增强功率稳定性，并开发背面电源分配网络（BSPDN）分离电源与信号层，减少电压降[10][236][293] * 碳化硅（SiC）因宽禁带、高热导率（370-490 W/m·K）、高击穿场强等特性，成为解决AI芯片热管理、电源分配和光互连的关键材料[14][40][120] * SiC可作为高压集成电路（HVIC）衬底、光互连基板和支持Chiplet与HBM堆叠的机械增强层，连接PDN、热管理和光互连领域[16][17][40] * 台积电探索将SiC引入COUPE平台，以同时解决热、电、光挑战，并在AI封装中建立竞争优势[44][196][230] * 12英寸SiC晶圆面临缺陷密度控制、工艺兼容性和成本挑战，但市场预计以22.24%的复合年增长率（CAGR）从2025年的9.7亿美元增长至2030年的26.5亿美元[53][168][216] * 英特尔专注于光学互连（OCI、CPO），三星采用玻璃中介层降低成本，而台积电通过SiC差异化应对热、电、光集成需求[45][205][209] **其他重要内容** * SiC在增强现实（AR）眼镜波导中应用，折射率2.6-2.7可实现70-80°视野（FOV），厚度仅0.55 mm，重量2.7 g，并解决“彩虹效应”和热管理问题[63][65][66] * Through-SiC Via（TSiCV）技术在高频和高温环境中表现优异，插入损耗低于0.5 dB/10 mm，适用于毫米波通信和恶劣环境MEMS集成[243][250][276] * Wolfspeed因中国SiC供应商崛起面临价格竞争（2024年衬底价格下降30%）、需求疲软和债务压力（65亿美元债务），而中国计划2027年实现12英寸SiC量产[134][136][137] * Marvell推出封装集成电压调节器（PIVR），将VRM嵌入封装缩短电源路径，降低PDN阻抗，与台积电的IVR和eDTC策略互补[7][287][289] * 环球晶圆提出SiC载板架构，将SiC作为纯热传导层插入封装堆栈，避免界面热阻问题，提升GPU和HBM的热耗散效率[302][304][305] **数据与百分比** * SiC热导率370-490 W/m·K，优于硅（150 W/m·K）和玻璃（0.9-1.5 W/m·K）[107][112] * 12英寸SiC晶圆缺陷导致良率低，8英寸良率较6英寸低15-20%[212][213] * SiC衬底价格2024年下降约30%[138] * 全球SiC晶圆市场预计从2025年9.7亿美元增长至2030年26.5亿美元，CAGR 22.24%[168][216] * 台积电IVR解决方案功率密度是离散VR的5倍[292]

中介层技术概述 - 中介层从幕后配角成为产业链争夺焦点 承载GPU和存储芯片并实现互联 材料公司 设备公司和台积电 英伟达等巨头均聚焦于此 [1] - 行业形成两条发展脉络 一是Resonac牵头27家全球材料 设备 EDA巨头组成JOINT3联盟开发面板级有机中介层 二是英伟达推动SiC中介层 台系厂商加码突破功耗与散热极限 [1] 中介层定义与功能 - 中介层是位于芯片与封装基板之间的中间层结构 在先进封装中扮演桥梁角色 连接逻辑芯片与存储芯片 负责高密度互连 供电分布和信号传输 [3] - 主要分为硅中介层和有机中介层两类 硅中介层亦称无机中介层 有机中介层也叫RDL再布线层 [5] 硅中介层发展历程 - 台积电在2000年代末至2010年初率先提出并量产CoWoS工艺 利用硅中介层加TSV硅通孔实现GPU与HBM高带宽互连 [6] - 2012年台积电为赛灵思生产的Virtex-7 FPGA商用上市 成为首个大规模应用硅中介层的产品 奠定其在高性能计算封装中的地位 [6] 有机中介层兴起背景 - 硅中介层制造成本高 良率有限 AI/HPC芯片面积增大导致硅圆片切割损耗严重 市场需要更经济的大规模量产方案 [6] - 有机中介层工艺相对简单 材料和设备成本低 生产成本显著低于硅中介层 但布线精细度不足 线宽线距较大 难以支撑极高密度互连 [6] JOINT3联盟战略布局 - Resonac瑞萨牵头成立27家成员组成的JOINT3联盟 覆盖半导体封装全产业链 包括应用材料 Lam TEL Synopsys 佳能 Ushio 3M AGC 古河电工等 [8] - 联盟在日本茨城县设立高级面板级中介层中心APLIC 计划2026年运营 重点开发515×510mm面板级有机中介层 [11] 面板级生产优势 - 300mm圆片面积约70,685mm² JOINT3面板级目标515×510mm约262,650mm² 单板面积为300mm圆片的3.7倍 有效构图面积显著更大 [12] - 面板级生产可显著提升产能利用率 降低成本 解决硅中介层因尺寸增大导致的几何损耗问题 边角浪费和步进曝光次数上升推高单位良品成本 [11] 市场驱动因素 - 2.5D/3D封装需求飙升 AI/HPC芯片加HBM堆叠成为主流 需要更大面积 更高互连密度的中介层 [15] - Resonac通过JOINT3搭建跨国跨环节的先进封装共研平台 产业协同成为关键 单一企业难以独立突破 需以联盟方式推动事实标准 [15] SiC中介层发展动态 - 英伟达下一代Rubin GPU评估将GPU与HBM互联基底从传统硅中介层换成SiC中介层 以进一步提升效能 [17] - 碳化硅中介层需使用高绝缘单晶碳化硅 与车用功率器件衬底不同 带来新的工艺挑战 [19] 硅中介层优劣分析 - 优势包括工艺成熟 技术路径清晰 是台积电CoWoS 英特尔EMIB等2.5D/3D封装主流方案 在亚10µm互连和多层TSV工艺上积累深厚 [22] - 劣势包括GPU加HBM封装面积增大导致硅晶圆几何损耗问题突出 产能利用率下降 成本急剧上升 硅导热性能有限成为高功耗AI芯片瓶颈 [22] 有机中介层优劣分析 - 优势包括可采用面板级生产PLP大幅提高产能利用率和单片尺寸利用率 显著降低成本 材料配方灵活 层数和布线可根据系统需求定制 [23] - 劣势包括材料热膨胀系数CTE与硅存在差异 翘曲与可靠性问题需长期验证 电性能相比硅存在一定差距 [23] SiC中介层优劣分析 - 优势包括导热性极佳甚至超过铜 能承受未来AI/HPC芯片极端电流与功耗需求 是突破散热瓶颈的关键材料 具备良好电绝缘性支持更紧密的GPU加HBM集成 [24] - 劣势包括制造难度极高 硬度接近钻石导致切割工艺复杂 必须实现≥12寸大尺寸晶圆兼容硅工艺 产业链尚在攻关中 产能和成本仍是巨大挑战 [24] SiC中介层技术挑战 - 碳化硅硬度接近钻石 传统切割方法容易出现波浪纹 日本DISCO正在研发专用激光切割机台 [25] - 为兼容硅工艺需达到12寸以上晶圆 但目前多数中国厂商仍停留在6/8寸阶段 量产能力有限 [25] 性能需求驱动 - 未来高性能芯片设计功耗可能突破1000V 特斯拉快充电压仅350V 极端电流对中介层承载力提出前所未有挑战 [25] - Si导热能力有限难以满足极端电流下的热管理需求 SiC导热系数超过铜能显著缓解芯片运行高热压力 [25] - Rubin依赖NVLink技术要求GPU与HBM紧密耦合实现最大带宽和最低延迟 SiC因优越绝缘性和散热性成为几乎唯一解决方案 [25] 技术发展时间线 - 短期1-2年硅中介层仍是市场主流 支撑AI/HPC量产 中期3-5年有机中介层凭成本与规模优势在HPC与AI训练芯片中大规模落地 [26] - 长期5年以上碳化硅中介层一旦突破量产瓶颈 或将成为最尖端AI/HPC封装的标准配置 [26] 产业竞争格局 - 日本JOINT3代表合作造标准路径 英伟达推动SiC中介层是应用驱动新材料典型 两条路线殊途同归 中介层将决定未来AI芯片性能极限 [28] - 硅 有机 碳化硅中介层各有优劣 未来十年大概率形成分工互补格局 [28]

文章核心观点 - 异构集成是一种将多种类型组件（如逻辑芯片、存储器、传感器、光子学和射频模块）组合到紧凑系统中的先进封装技术，通过单独制造和系统级集成实现小型化、高性能和成本效益 [1] - 该技术正被半导体、消费电子、医疗、汽车、国防等行业广泛采用，以突破性能极限并满足特定应用需求 [23][24][25][26][27] - 势银（TrendBank）计划于2025年11月17-19日举办异质异构集成年会，聚焦多材料异质异构集成、光电融合等核心技术，推动产业创新与应用 [27] 异构集成的重要性 - 通过将多个组件组合到单个芯片中减少设备外形尺寸而不影响性能，满足现代设备对更小但功能更强大电子设备的需求 [2] - 将优化的单个组件（如射频模块和存储器）整合到系统封装中，提高数据速度和系统吞吐量，这对人工智能和5G系统中高性能计算至关重要 [3] - 单独优化每个功能可降低整体功耗，最小化信号传播距离带来的功率损耗，这对电池供电的消费设备和数据中心至关重要 [4] - 允许工程师将氮化镓、集成光子学和其他特殊组件结合起来，使集成要求能够适应不同的用例 [5] - 使用倒装芯片和引线键合等先进封装技术进行长期生产可以降低制造和组装成本，尽管初始设置很复杂 [6] 异构集成工作流程 - 每个器件（CPU、GPU、内存等）使用最合适的工艺（如CMOS、GaN）单独制造，提高产量并允许定制 [8] - 组件安装在中介层（无源硅或有机基板）上，中介层以电气和机械方式连接芯片同时最小化延迟 [9] - 组件间连接使用引线键合、倒装芯片或硅通孔（TSV），确保高带宽的超快速信号传输 [10] - 添加热界面材料和信号屏蔽层处理热量并减少干扰，确保系统级可靠性 [11] - 集成单元封装在满足环境和机械需求的保护封装中，形成强大的封装或晶圆级封装系统 [12] 关键组件 - 中央处理器（CPU）或片上系统（SoC）提供计算控制，建立在高级节点上以获得更好性能和效率 [13] - DRAM、SRAM和HBM内存单元共同封装用于高速数据访问，减少延迟并提高系统级性能 [14] - 模拟/射频芯片用于无线通信模块，管理5G、雷达和传感器应用中的信号传输和接收 [15] - 集成光子学用于数据中心和人工智能，以光代替电信号传输大量数据 [16] - 电源管理单元确保稳定电力传输同时最小化功耗，对电池供电系统尤其重要 [17] 常用材料 - 硅是用于数字逻辑和存储器的最广泛使用的半导体材料 [18] - 氮化镓（GaN）因其优异的热和电性能用于高速电源和射频元件 [18] - 硅光子学将传统硅与光子电路结合实现片上高速光通信 [20] - 有机基板用于中介层和先进封装以提供灵活性和更低成本 [21] - 铜和金用于制造引线键合、微凸块和互连，实现可靠电接触和散热 [22] 主要方法 - 2.5D集成：多个芯片安装在无源中介层上，提供高密度路由并用于GPU和AI加速器等应用 [23] - 3D集成：模具使用TSV或微凸块垂直堆叠，最小化信号延迟并提高电源效率，用于高端处理器 [23] - 扇出晶圆级封装（FO-WLP）：芯片嵌入重构晶圆中，允许为智能手机和可穿戴设备提供轻薄设计 [23] - 倒装芯片键合：芯片翻转并通过微凸块直接连接到基板上，提供比传统引线键合更好性能 [23] - 系统级封装（SiP）：多个IC封装在一个模块中，常用于智能手表和助听器等消费电子产品 [23] 技术挑战 - 涉及对齐和粘合具有不同热和电性能的材料，可能导致应力和故障 [23] - 当多个大功率芯片密集封装时散热变得复杂 [23] - 信号干扰、缺陷率和互连可靠性构成技术障碍 [23] - 制造良率和测试紧凑型系统需要纳米尺度计量和检测以确保质量和成本效益 [23] 行业应用 - 半导体行业为克服摩尔定律局限性转向先进封装和异构集成以突破性能极限 [23] - 消费电子产品如智能手机、AR/VR耳机和可穿戴设备要求在狭小空间内实现高性能，系统级封装设计实现紧凑而强大解决方案 [24] - 医疗行业植入式和便携式诊断工具需要最小功耗、小尺寸和高可靠性，异构集成都支持这些要求 [25] - 汽车和电动汽车使用激光雷达、雷达、人工智能和传感器融合，所有这些受益于恶劣环境中的多功能芯片封装 [26] - 国防和航空航天需要安全、轻量化和抗辐射系统，通常要求模拟、射频和数字逻辑组件的协同集成 [27]

会议概况 - 第九届中国系统级封装大会(SiP China 2025)以"智聚芯能，异构互联——AI时代先进封装与Chiplet生态创新"为主题，聚焦先进封装、Chiplet技术及异构集成等方向 [2] - 会议时间定于2025年8月26-28日，地点在深圳会展中心(福田)1号馆会议室③ [2] - 大会特邀全球半导体领军企业和AI芯片设计领域权威专家，围绕HBM高带宽存储、Chiplet异构集成等前沿技术展开讨论 [28] 主论坛议程(8月26日) - 芯和半导体创始人代文亮将发表"智聚芯能，异构互联，共赢AI时代机遇"主题演讲 [7] - 光羽芯辰董事长周强探讨端侧AI的新趋势、新变革及新发展 [7] - ASE日月光工程中心处长李志成分析扇出型封装的趋势与挑战 [8] - 环旭电子AVP沈里正博士分享提升AI服务器效率的电源管理模块微型化解决方案 [8] 技术论坛(8月26日) - 西门子EDA亚太区技术总经理李立基介绍Siemens EDA解决方案的融合创新 [11] - 英特神斯CTO何野探讨三维封装的机遇与挑战及EDA解决方案 [11] - Ansys褚正浩展示CPS仿真方案在CPO设计中的应用进展 [11] - 奇异摩尔封装设计总监徐健分析面向AI算力时代的先进封装设计趋势 [11] SiP系统级封装论坛(8月27日) - 卡岭申瓷副总经理周军提出面向微系统(SiP)先进封装的测试及可靠性方案 [15] - AT&S高级经理李红宇介绍系统封装技术如何助力AI多元化应用发展 [15] - 贺利氏电子SEMI业务开发经理谢志态分享赋能器件小型化的材料解决方案 [15] Chiplet先进封装论坛(8月27日) - 沛顿科技副总经理吴政达探讨面向AI时代的先进封装技术 [20] - AT&S技术开发总监Bula Wang分析先进封装基板对高性能计算及AI应用的助力 [20] - 武汉新创元载板事业部总经理周乐民讨论Chiplet架构下载载板创新解决方案 [20] - 英诺激光董事长赵晓杰博士介绍激光技术在先进封装微孔加工中的应用 [21] PLP与TGV玻璃基板技术论坛(8月28日) - 成都奕成研发总监张康分析板级封装趋势及发展路径 [21] - 芯友微电子总经理张博威探讨扇出形板级封装与传统封装的融合实践 [22] - KLA市场经理Oksana Gints分享赋能下一代计算的先进封装解决方案 [22] - 乐普科部门经理李建介绍基于激光诱导深度蚀刻技术的玻璃基微光机电系统 [22] 参与企业 - 包括ASE日月光、AT&S奥特斯、华大九天、西门子EDA、Ansys、杜邦电子、英诺激光等半导体产业链头部企业 [25] - 覆盖EDA工具、封装材料、设备制造、测试验证等全产业链环节 [25]